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公开(公告)号：CN118679556A
公开(公告)日：2024-09-20
申请号：CN202280082217.4
申请日：2022-11-16
Applicant: SOITEC公司 , SOITEC比利时公司
IPC: H01L21/322 , H01L29/10 , H01L21/762 , H01L29/778 , H01L21/28 , H01L29/20 , H01L29/51 , H01L21/20
Abstract: 一种半导体结构(1)包括绝缘体上硅衬底(101)和在所述绝缘体上硅衬底(101)的顶部的外延III‑N半导体层堆叠体(202)，所述绝缘体上硅衬底(101)包括硅基底层(10)、中间层(11)(其在所述基底层(10)的顶部并且包括：富陷阱层(111)；和掩埋绝缘体(121)，其在富陷阱层(111)的顶部)以及n型掺杂硅顶层(12)(其在所述中间层(11)的顶部)，所述外延III‑N半导体层堆叠体(202)包括第一有源III‑N层(21)(其在所述顶层(12)的顶部)、第二有源III‑N层(22)(其在所述第一有源III‑N层(21)的顶部)、二维电子气(200)(其在所述第一有源III‑N层(21)和所述第二有源III‑N层(22)之间)。
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公开(公告)号：CN113228248B
公开(公告)日：2024-10-01
申请号：CN201980085606.0
申请日：2019-12-23
Applicant: SOITEC公司
IPC: H01L21/762 , H01L21/322 , H01L21/265
Abstract: 本发明涉及一种制造用于正面图像传感器的衬底的方法，所述方法包括：‑提供包括待转移的半导体层(3a)的供体衬底(30)，‑提供半导体载体衬底(1)，‑使供体衬底(30)与载体衬底(1)结合，电绝缘层(2)位于结合界面处，‑将半导体层(3a)转移至载体衬底(1)，‑将气体离子(40)经由经转移的半导体层(3a)和电绝缘层(2)注入到载体衬底(1)中，‑在注入之后，在经转移的半导体层(3a)上外延生长附加半导体层(3b)。
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公开(公告)号：CN118435358A
公开(公告)日：2024-08-02
申请号：CN202280081214.9
申请日：2022-12-05
Applicant: 原子能和替代能源委员会 , SOITEC公司
IPC: H01L29/786 , H01L29/78
Abstract: 本发明涉及微电子器件的制备，其包括：a)制备具有承载件(100)的结构，承载件(100)设置有具有第一层级(N1)的元件的半导体层(12)，承载件(100)设置有具有第二层级(N2)的另一半导体层(120)，另一半导体层(120)具有下子层(121)和上子层(122)，下子层和上子层中的第一子层由晶态半导体材料(C)制成，而第二子层由非晶态半导体材料(A)制成；然后，b)在所述另一半导体层(120)上形成栅极块(132)；然后，c)在栅极块(132)的每一侧形成掺杂区(125)，掺杂区(125)位于定位成与栅极块(132)相对并旨在容纳所述晶体管的沟道的半导体区的每一侧；然后，d)实施低温热处理，以通过将第一半导体子层用作晶化前端的起始区域，同时实施所述掺杂剂的活化，来实施第二半导体子层的晶化。
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公开(公告)号：CN117016057A
公开(公告)日：2023-11-07
申请号：CN202280022553.X
申请日：2022-03-17
Applicant: SOITEC公司
Inventor： T·巴尔热
IPC: H10N30/073 , H01L21/67
Abstract: 一种用于将异质结构的层转移至受体衬底的方法，包括以下连续的步骤：提供由第一材料制成的供体衬底(1)和由第二材料制成的载体衬底(2)，将供体衬底(1)结合至载体衬底(2)，减薄供体衬底(1)，以形成在载体衬底(2)上包括减薄的供体衬底(10)的所述异质结构，去除供体衬底(1、10)外围部分，在减薄的供体衬底(10)中形成弱化区域(12)，以界定要转移的第一材料的层(11)，将所述异质结构结合至受体衬底(3)，要转移的第一材料的层(11)位于结合界面，沿弱化区域(12)分离供体衬底(10)，以将第一材料的层(11)转移至受体衬底(3)。
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公开(公告)号：CN106158623B
公开(公告)日：2021-07-06
申请号：CN201610320253.6
申请日：2016-05-13
Applicant: SOITEC公司
IPC: H01L21/324
Abstract: 用于热处理单元的校正方法。用于确定温度设定点修正值的校正方法，该修正值将应用到具有L个衬底位置的热处理单元的N个加热区中的每个的额定温度设定点，热处理单元和额定设定点限定了旨在建立衬底的目标特性的方法。该校正方法的特征在于，其包括以下步骤：建立敏感度模型，其将L个位置的M个代表性位置中的每个处的衬底特性变化联系到应用在N个加热区中的每个的温度设定点变化，这些变化分别反映相对于目标特性的差值以及相对于额定设定点的差值；基于额定设定点在热处理单元中执行工艺；至少在单元的每个加热区的代表性测量位置测量衬底特性，以提供M个测量值；根据敏感度模型、测量值以及目标衬底特性来确定温度设定点修正值。
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Patent Agency Ranking
公开(公告)号：CN112868088A
公开(公告)日：2021-05-28
申请号：CN201980068128.2
申请日：2019-10-24
Applicant: SOITEC公司
Inventor： D·索塔
IPC: H01L21/02
Abstract: 本发明涉及一种用于共同制造多个半导体结构(8)的方法。所述方法包括：提供由具有主表面的载体(2)、布置于载体(2)的主表面上的介电层(3)和布置于介电层(3)上的多个晶体半导体生长岛(4)形成的衬底。所述方法还包括：在生长岛上形成至少一个晶体半导体有源层(6)。根据本发明，所述方法包括：在形成有源层(6)的步骤之后，在有源层(6)和生长岛(4)中形成沟槽(7)，以界定多个半导体结构(8)。
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公开(公告)号：CN111868915A
公开(公告)日：2020-10-30
申请号：CN201980019973.0
申请日：2019-03-22
Applicant: SOITEC公司
IPC: H01L21/762 , H01L27/06
Abstract: 本发明涉及一种用于生产供体衬底(20)的方法，所述供体衬底(20)用于制造三维集成结构(40)，所述方法包括以下步骤：‑提供半导体衬底(10)，所述半导体衬底(10)包括称为有源层的表面层(14)和包括多个空腔(12)的层(11)，所述空腔(12)在有源层下方延伸，每个空腔(12)通过隔离体(13)而与相邻的空腔分隔开，‑在与空腔(12)垂直的有源层(14)的区域(14A)中形成电子装置(15)，‑在有源层(14)上沉积保护掩膜(17)，以覆盖所述电子装置(15)，而同时暴露与每个隔离体(13)垂直的有源层的区域(16)，穿过被掩膜暴露的有源层的区域而植入原子物种，以在每个隔离体(13)中形成弱化区域(19)。
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公开(公告)号：CN107004572B
公开(公告)日：2020-05-22
申请号：CN201580065277.5
申请日：2015-09-17
Applicant: SOITEC公司
IPC: H01L21/02 , H01L21/762
Abstract: 本发明涉及一种用于射频应用的结构(1)，其包括：半导体支撑衬底(2)；捕获层(3)，其布置在支撑衬底(2)上；捕获层(3)的特点在于其包括比预定缺陷密度更高的缺陷密度；所述预定缺陷密度为这样的缺陷密度：超过该缺陷密度，捕获层(3)的电阻率在[‑20℃；+120℃]的温度范围内不低于10Kohm.cm。
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公开(公告)号：CN106716621B
公开(公告)日：2019-11-19
申请号：CN201580050312.6
申请日：2015-08-28
Applicant: SOITEC公司
IPC: H01L21/762
Abstract: 制造半导体结构的方法，包括：提供绝缘体上半导体(SOI)衬底，该衬底包括：基衬底；应力源层，其在基衬底上方；表面半导体层；以及介电层，其在应力源层与表面半导体层之间。注入离子进入或穿过所述应力源层的第一区域；在所述应力源层的第一区域上方的表面半导体层上形成附加半导体材料。改变所述应力源层的第一区域上方的表面半导体层的第一区域中的应变状态，形成至少部分地进入基衬底的沟槽结构。改变所述应力源层的第二区域上方的表面半导体层的第二区域中的应变状态。利用该方法制造的半导体结构。
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公开(公告)号：CN106575637B
公开(公告)日：2019-11-19
申请号：CN201580041382.5
申请日：2015-07-03
Applicant: SOITEC公司
IPC: H01L21/762
Abstract: 本发明涉及用于射频应用的结构(1)，其包括：·高电阻率硅的支撑衬底(2)，其包括下部和上部(3)，对上部进行p型掺杂至深度D；·硅的介孔俘获层(4)，其形成在支撑衬底(2)的经掺杂的上部(3)中。根据本发明，该结构(1)的特征在于，深度D小于1微米，且俘获层(4)的孔隙率在20％与60％之间。
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