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公开(公告)号：CN109698133A
公开(公告)日：2019-04-30
申请号：CN201811205075.8
申请日：2018-10-16
Applicant: 三星电子株式会社
IPC: H01L21/48 , H01L23/498
Abstract: 提供了一种包括钝化间隔物的半导体器件及其制造方法。制造半导体器件的方法包括提供衬底以及在所述衬底上形成层间绝缘层。所述方法包括在所述层间绝缘层中形成初步通孔。所述方法包括在所述初步通孔的内侧表面上形成钝化间隔物。所述方法包括使用所述钝化间隔物作为蚀刻掩模来形成通孔。所述方法包括在所述通孔中形成导电通路。所述钝化间隔物包括与包含在所述层间绝缘层中的绝缘材料不同的绝缘材料。
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公开(公告)号：CN109616474A
公开(公告)日：2019-04-12
申请号：CN201811156224.6
申请日：2018-09-26
Applicant: 三星电子株式会社
IPC: H01L27/11526 , H01L27/11551 , H01L27/11573 , H01L27/11578
Abstract: 提供了半导体存储器件。半导体存储器件包括基板。半导体存储器件包括垂直堆叠在基板上的多个存储单元晶体管。半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的源极区的第一导电线。半导体存储器件包括连接到所述多个存储单元晶体管的多个栅电极的第二导电线。此外，半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的漏极区的数据存储元件。
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公开(公告)号：CN109560082A
公开(公告)日：2019-04-02
申请号：CN201811056399.X
申请日：2018-09-11
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L23/532 , H01L21/8242
Abstract: 本公开提供了半导体器件及其制造方法。一种半导体器件包括：衬底，在其中具有沟槽；位线，其位于沟槽中；第一间隔件，其沿着沟槽的一部分和位线的侧表面的至少一部分延伸，并且与位线接触；以及第二间隔件，其布置在第一间隔件上的沟槽中。位线比沟槽更窄，并且第一间隔件包括氧化硅。一种形成半导体器件的方法包括：在衬底中形成沟槽；在第一沟槽中形成宽度小于第一沟槽的宽度的位线；以及形成沿沟槽的一部分延伸并且包括与位线的侧表面的至少一部分接触的氧化硅的第一间隔件；以及在沟槽中的第一间隔件上方形成第二间隔件。
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公开(公告)号：CN108231691A
公开(公告)日：2018-06-29
申请号：CN201711392771.X
申请日：2017-12-21
Applicant: 三星电子株式会社
IPC: H01L21/8242
CPC classification number: H01L27/10823 , H01L21/762 , H01L21/76834 , H01L21/823462 , H01L21/823468 , H01L27/1248 , H01L29/432 , H01L29/6656 , H01L29/6659 , H01L29/7869 , H01L27/10844
Abstract: 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。
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公开(公告)号：CN108155147A
公开(公告)日：2018-06-12
申请号：CN201711224331.3
申请日：2017-11-29
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
CPC classification number: H01L27/2436 , H01L27/10823 , H01L27/10844 , H01L27/10876 , H01L27/10897 , H01L27/228 , H01L21/76838 , H01L23/528
Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。
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Patent Agency Ranking
公开(公告)号：CN106972017A
公开(公告)日：2017-07-21
申请号：CN201710006922.7
申请日：2017-01-05
Applicant: 三星电子株式会社
IPC: H01L27/108
CPC classification number: H01L27/10885 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10891 , H01L27/10805
Abstract: 本公开提供了半导体器件。一种半导体器件包括：基板，包括间隔开的有源区以及使有源区彼此隔离的器件隔离区；和柱阵列图案，包括交叠有源区的多个柱图案，该多个柱图案在第一方向上和在交叉第一方向的第二方向上以相等的距离彼此间隔开，其中该多个柱图案包括在第一方向上和在第二方向上交替地设置的第一柱图案和第二柱图案，第一柱图案的水平横截面的形状不同于第二柱图案的水平横截面的形状。
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公开(公告)号：CN112447726B
公开(公告)日：2025-03-07
申请号：CN202010644166.2
申请日：2020-07-07
Applicant: 三星电子株式会社
IPC: H10B12/00 , H01L23/528
Abstract: 提供了一种半导体装置及其制造方法。所述半导体装置包括：有源区域，由形成在基底中的器件隔离层限定；字线，被构造为穿过有源区域，字线在第一方向上延伸并且形成在基底中；位线，在字线上在与第一方向垂直的第二方向上延伸；第一接触件，将位线连接到有源区域；第一掩模，用于形成有源区域，第一掩模形成在有源区域上；以及第二掩模，第二掩模的顶表面的高度比有源区域的顶表面的高度大，第二掩模覆盖字线，其中，有源区域具有延伸为相对于第一方向形成锐角的条形形状。
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公开(公告)号：CN110491855B
公开(公告)日：2024-12-24
申请号：CN201811583019.8
申请日：2018-12-24
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L29/423 , H10B12/00
Abstract: 一种集成电路装置包括：衬底，其具有包括第一有源区的单元阵列区域和包括第二有源区的外围电路区域；直接接触件，其连接至单元阵列区域中的第一有源区；位线结构，其连接至单元阵列区域中的直接接触件；以及外围电路区域中的第二有源区上的外围电路栅极结构，其中，外围电路栅极结构包括各自掺杂有彼此掺杂浓度不同的载流子杂质的两个掺杂的半导体层。
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公开(公告)号：CN110504267B
公开(公告)日：2024-12-13
申请号：CN201910417483.8
申请日：2019-05-20
Applicant: 三星电子株式会社
Abstract: 本申请公开了一种半导体装置及其制造方法。所述方法包括形成有源结构，所述有源结构包括多个有源图案、限定有源图案的装置隔离层以及跨越有源图案并沿第一方向延伸的栅极结构；在有源结构上形成第一掩模图案；以及通过使用第一掩模图案作为蚀刻掩模来图案化有源结构以形成沟槽。形成第一掩模图案包括在第一掩模层中形成沿与第一方向交叉的第二方向延伸的多个第一开口，以及在第一掩模层中形成沿与第一方向和第二方向交叉的第三方向延伸的多个第二开口。
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