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公开(公告)号：KR101480286B1
公开(公告)日：2015-01-09
申请号：KR1020080058511
申请日：2008-06-20
Applicant: 삼성전자주식회사
IPC: H01L23/12 , H01L29/78 , H01L21/336
CPC classification number: H01L21/82385 , H01L21/8221 , H01L21/823425 , H01L21/823456 , H01L21/823468 , H01L23/481 , H01L23/485 , H01L27/0688 , H01L27/11526 , H01L27/11551 , H01L2224/9202 , H01L21/76898
Abstract: 본 발명은 고집적 반도체 소자 및 그 제조방법에 관한 것으로, 제1 메모리 셀 어레이가 배치된 제1 셀 영역과 상기 제1 셀 영역과는 물리적으로 연결되되 전기적으로 구분된 제1 주변 영역을 포함하는 제1 기판과, 그리고 상기 제1 기판 상에 적층되고 제2 메모리 셀 어레이가 배치된 제2 셀 영역과 상기 제2 셀 영역과는 전기적으로 구분되고 그리고 물리적으로 분리된 제2 주변 영역을 포함하는 제2 기판을 포함할 수 있다. 이에 의하면, 소자의 집적도 및 소거 동작의 효율성을 증대시킬 수 있는 효과가 있다.
반도체, 낸드 플래시, 트리플 웰, 스택 플래시-
公开(公告)号：KR101408878B1
公开(公告)日：2014-06-17
申请号：KR1020080083026
申请日：2008-08-25
Applicant: 삼성전자주식회사
CPC classification number: G11C16/16 , G11C16/0483
Abstract: 본 발명의 실시예에 따른 비휘발성 메모리 장치는, 순차적으로 적층되는 복수개의 반도체 기판들; 상기 반도체 기판들의 상부에 각각 일렬로 형성되는 복수개의 비휘발성 메모리 셀 트랜지스터들; 및 상기 복수개의 비휘발성 메모리 셀 트랜지스터들의 게이트들에 각각 연결되는 복수개의 워드라인들을 구비한다. 상기 반도체 기판들 각각에 형성되는 상기 복수개의 비휘발성 메모리 셀들은, 2개 이상의 메모리 셀 블록들로 그루핑 된다. 상기 메모리 셀 블록들 중에서 소거 대상 메모리 셀 블록을 소거하기 위하여, 상기 소거 대상 메모리 셀 블록이 속하는 반도체 기판에 제1전압을 인가한다. 상기 소거 대상 메모리 셀 블록이 속하지 않는 반도체 기판에 상기 제1전압보다 낮고 0V보다 높은 제2전압을 인가하거나 또는 상기 소거 대상 메모리 셀 블록이 속하지 않는 반도체 기판을 플로팅 시킨다.
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公开(公告)号：KR1020130080260A
公开(公告)日：2013-07-12
申请号：KR1020120001074
申请日：2012-01-04
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L29/0657 , H01L27/0207 , H01L27/1157 , H01L27/11582 , H01L27/0688 , H01L29/7926
Abstract: PURPOSE: A semiconductor device is provided to implement a 3D semiconductor device with high reliability by preventing the semiconductor device from being damaged. CONSTITUTION: A first separation pattern (90_1) and a second separation pattern (90_2) are formed on a substrate (1). A plurality of interlayer dielectric patterns (6a) and conductive patterns (66a) are formed on the surface of the substrate between the first and second separation patterns. A support pattern (25') passes through the conductive patterns and the interlayer dielectric patterns. A first vertical structure (50_1) passes through the conductive patterns and the interlayer dielectric patterns. A second vertical structure passes through the conductive patterns and the interlayer dielectric patterns.
Abstract translation: 目的：通过防止半导体器件被损坏，提供了一种半导体器件以实现具有高可靠性的3D半导体器件。 构成：在基板（1）上形成第一分离图案（90_1）和第二分离图案（90_2）。 在第一和第二分离图案之间的基板的表面上形成多个层间电介质图案（6a）和导电图案（66a）。 支撑图案（25'）穿过导电图案和层间电介质图案。 第一垂直结构（50_1）穿过导电图案和层间电介质图案。 第二垂直结构通过导电图案和层间电介质图案。
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公开(公告)号：KR101281170B1
公开(公告)日：2013-07-02
申请号：KR1020070103736
申请日：2007-10-15
Applicant: 삼성전자주식회사
Abstract: 본 발명은 전극 활물질, 극성 매질 및 보습제를 포함하는 잉크젯 프린트용 전극 잉크로서, 상기 보습제가 하기 화학식 1로 표시되는 폴리올 화합물을 포함하며, 상기 폴리올 화합물의 함량이 상기 전극 잉크 총 중량에 대하여 10 내지 40 중량%인 것을 특징으로 하는 잉크젯 프린트용 전극 잉크를 개시한다.
상기 식에서, R
1 내지 R
5 및 n은 발명의 상세한 설명을 참조한다.
잉크젯 프린트, 전극 잉크-
公开(公告)号：KR101217562B1
公开(公告)日：2013-01-02
申请号：KR1020100113901
申请日：2010-11-16
Applicant: 삼성전자주식회사
CPC classification number: H01M2/0275 , H01M2/0277 , H01M2/08 , H01M2/1094 , H01M2/1666 , H01M4/661 , H01M10/0436
Abstract: 가요성전지및 이를전원으로서포함하는가요성전자기기가개시된다. 개시된가요성전지는복수개의단위셀들을포함하는셀 적층체및 상기셀 적층체를밀봉하는외장체를포함하며, 상기개개의단위셀은음극, 양극, 전해질층및 상기음극, 상기양극및 상기전해질층을적어도부분적으로둘러싸는제1 고분자막을포함한다.
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Patent Agency Ranking
公开(公告)号：KR1020120053329A
公开(公告)日：2012-05-25
申请号：KR1020100114544
申请日：2010-11-17
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L21/823475 , H01L27/11519 , H01L27/11548 , H01L27/11556 , H01L27/11565 , H01L27/11575 , H01L27/11582 , H01L29/7926 , H01L27/0688
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to secure etch process margin for forming a contact hole by a two stage selection line. CONSTITUTION: A plurality of vertical channels(110) are formed on a semiconductor substrate(190). A gate(150) comprising a word line(WL) and a selection line(SSL,GSL) is formed along an extension direction of vertical channels. The gate includes a branch(151) divided by a word line cut. A plurality of bit lines(170) are electrically extended to the vertical channels. An intermediate metal line(180,181) is formed between a contact(160) and a metal line(184,185).
Abstract translation: 目的：提供一种半导体器件及其制造方法，以确保通过两级选择线形成接触孔的蚀刻工艺余量。 构成：在半导体衬底（190）上形成多个垂直通道（110）。 沿着垂直通道的延伸方向形成包括字线（WL）和选择线（SSL，GSL）的门（150）。 门包括被字线切割分割的分支（151）。 多个位线（170）电连接到垂直通道。 在触点（160）和金属线（184,185）之间形成中间金属线（180,181）。
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公开(公告)号：KR1020120052644A
公开(公告)日：2012-05-24
申请号：KR1020100113901
申请日：2010-11-16
Applicant: 삼성전자주식회사
CPC classification number: H01M2/0275 , H01M2/0277 , H01M2/08 , H01M2/1094 , H01M2/1666 , H01M4/661 , H01M10/0436
Abstract: PURPOSE: A flexible battery is provided to have excellent flexibility and excellent capacity maintenance after repetitive bending by comprising a plurality of unit cells slip-contacting each other. CONSTITUTION: A flexible battery comprises a cell laminate comprising a plurality of unit cells(110,120,130), and an outer material(140)sealing the cell laminate. Each unit cell comprises a negative electrode and a positive electrode, an electrolyte layers(115,125,135) arranged between the positive electrode and the negative electrode, and a first polymer films(116,126,136) at least partially surrounding the positive electrode, the negative electrode, and the electrolyte layers.
Abstract translation: 目的：提供柔性电池，通过包括彼此滑动接触的多个单元电池，在重复弯曲之后具有优异的柔性和优异的容量维护。 构成：柔性电池包括包含多个单电池（110,120,130）的电池层叠体和密封电池层压体的外部材料（140）。 每个单电池包括负电极和正电极，布置在正电极和负电极之间的电解质层（115,125,135）和至少部分地围绕正电极，负极和负极的第一聚合物膜（116,126,136） 电解质层。
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公开(公告)号：KR1020120041312A
公开(公告)日：2012-05-02
申请号：KR1020100102715
申请日：2010-10-21
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11582 , H01L29/7926 , H01L21/28273 , H01L21/823487
Abstract: PURPOSE: A vertical type memory device and a manufacturing method thereof are provided to improve switching characteristics and durability by forming a channel which is contiguous to an SSL and/or a GSL having a relatively thin thickness. CONSTITUTION: A channel(142) is extended in a first direction which is perpendicular to a substrate. The upper side(142b) of the channel is contiguous to an SSL(String Selection Line)(254). The lower side(142a) of the channel is contiguous to a GSL(Ground Selection Line)(256) and word lines(252). A second burying pattern having a pillar shape is formed in a part of an internal space of the channel. A pad(200) electrically interlinks a bit line contact(280) and the channel. A bit line is electrically connected with the pad by the bit line contact. A dummy word line is formed on the side of the channel and is arranged between the word lines.
Abstract translation: 目的：提供一种垂直型存储装置及其制造方法，通过形成与SSL和/或具有较薄厚度的GSL连续的通道来提高开关特性和耐久性。 构成：通道（142）在与基板垂直的第一方向上延伸。 信道的上侧（142b）与SSL（字符串选择行）（254）相邻。 通道的下侧（142a）与GSL（接地选择线）（256）和字线（252）相邻。 在通道的内部空间的一部分中形成具有柱状的第二掩埋图案。 垫（200）将位线接触件（280）和通道电连接。 位线通过位线接触与焊盘电连接。 在通道的侧面上形成虚拟字线，并设置在字线之间。
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公开(公告)号：KR1020120040018A
公开(公告)日：2012-04-26
申请号：KR1020100101514
申请日：2010-10-18
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/0688 , H01L21/28141 , H01L27/11578 , H01L27/11582 , H01L27/2481
Abstract: PURPOSE: A three-dimensional semiconductor memory device and a manufacturing method thereof are provided to improve an integration degree and reliability by preventing a reversal region formed on a substrate and in a semiconductor pattern from being disconnected. CONSTITUTION: A substrate has a through groove(103). An electrode structure is successively arranged on the substrate while including successively laminated electrodes. Semiconductor patterns(165,175) are inserted into the through groove on the substrate passing through the electrode structure. A perpendicular insulating layer is interposed between a semiconductor pattern and the electrode structure. The perpendicular distance, between a floor side of a lowermost layer electrode of electrodes and an upper side of the substrate, increases while getting closer to the semiconductor pattern.
Abstract translation: 目的：提供三维半导体存储器件及其制造方法，以通过防止形成在衬底上和半导体图案中的反转区域被断开来提高集成度和可靠性。 构成：衬底具有通孔（103）。 电极结构连续地布置在基板上，同时包括依次层叠的电极。 将半导体图案（165,175）插入穿过电极结构的基板上的通孔中。 在半导体图案和电极结构之间插入垂直绝缘层。 电极的最下层电极的底面与基板的上侧之间的垂直距离随着越来越接近于半导体图案而增加。
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公开(公告)号：KR1020120031658A
公开(公告)日：2012-04-04
申请号：KR1020100093165
申请日：2010-09-27
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L29/7831 , H01L27/11582 , H01L29/7926 , H01L21/823425 , H01L21/823487
Abstract: PURPOSE: A vertical type semiconductor device and a manufacturing method thereof are provided to reduce contact failure of a bit line contact by multiplying process margins when forming a bit line contact. CONSTITUTION: A sacrificing film and inter-layer insulating films(106a-106f) are repeatedly laminated on a substrate(100). A semiconductor pattern(112) projected to the upper side of the inter-layer insulating film is formed inside a first opening part. A second opening part which exposes the substrate surface is formed between semiconductor patterns. A groove is formed by selectively eliminating the sacrificing film. A gate structure of multi-layer is formed within the groove. The gate structure is composed of a turner insulating layer(120a), a charge trapping layer(120b), a blocking dielectric layer(120c), and a control gate electrode(122).
Abstract translation: 目的：提供垂直型半导体器件及其制造方法，以在形成位线接触时通过乘以工艺余量来减少位线接触的接触故障。 构成：将牺牲膜和层间绝缘膜（106a-106f）反复层压在基板（100）上。 在第一开口部内形成有向层间绝缘膜的上侧突出的半导体图案（112）。 在半导体图案之间形成露出基板表面的第二开口部分。 通过选择性地消除牺牲膜形成凹槽。 在槽内形成多层的栅结构。 栅极结构由转子绝缘层（120a），电荷俘获层（120b），阻挡电介质层（120c）和控制栅电极（122）构成。
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