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公开(公告)号：KR100067547B1
公开(公告)日：1993-11-12
申请号：KR1019900014022
申请日：1990-09-06
Applicant: 삼성전자주식회사
IPC: G11C11/407
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公开(公告)号：KR1019920009061B1
公开(公告)日：1992-10-13
申请号：KR1019890020606
申请日：1989-12-30
Applicant: 삼성전자주식회사
Abstract: The fuse programming circuit is for preventing false operation of a redundant column decoder caused by voltage coupling when power it up. The circuit includes a fuse (11) connected between a power terminal and an output node (13), a resistor (12) between the output node (13) and ground, and a capacitor (10) connected between the output node (13) and ground. The capacitor (10) has capacitance larger than gate-source capacitance of an IGFET.
Abstract translation: 保险丝编程电路用于在上电时防止由电压耦合引起的冗余列解码器的错误操作。 电路包括连接在电源端子和输出节点（13）之间的熔丝（11），输出节点（13）和地之间的电阻器（12）和连接在输出节点（13）之间的电容器（10） 和地面。 电容器（10）的电容大于IGFET的栅源电容。
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Patent Agency Ranking
公开(公告)号：KR100560629B1
公开(公告)日：2006-05-25
申请号：KR1019970065108
申请日：1997-12-01
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명의 반도체 메모리 장치는 적어도 하나의 에코 패드와; 적어도 2 개의 더미 셀들과; 상기 더미 셀들에 각각 대응하는 더미 블록 감지 증폭기들과; 상기 더미 블록 감지 증폭기들에 각각 연결되며, 상기 더미 블록 감지 증폭기들에 의해서 감지 증폭된 데이터가 제공되는 더미 데이터 출력 버퍼들과; 외부 클락 신호에 동기된 내부 클락 신호에 응답하여서 상기 더미 데이터 출력 버퍼들로부터 데이터를 받아들이고 상기 데이터를 순차적으로 출력하는 분류 독출 데이터 레지스터와; 상기 분류 독출 데이터 레지스터로부터 순차적으로 출력되는 데이터를 받아들이고 그리고 상기 데이터를 에코 클럭으로서 상기 입출력 패드를 통해서 외부로 출력하기 위한 오프 칩 구동기 및; 상기 오프 칩 구동기와 상기 에코 패드 사이에 병렬 연결된 더미 데이터 입력 버퍼를 포함한다.
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公开(公告)号：KR100455368B1
公开(公告)日：2004-12-17
申请号：KR1019970026471
申请日：1997-06-23
Applicant: 삼성전자주식회사
IPC: G11C11/56
Abstract: PURPOSE: A burst counter and its carry generating method are provided to generate a stable burst address without regard to power supply voltage or temperature variation by automatically tracking a burst start signal and a burst duration signal. CONSTITUTION: The first burst clock generation unit(440) generates the first burst clock signal in response to a burst start signal and an internal clock signal. The second internal clock generation unit(445) generates the second internal clock signal in response to a burst duration signal and the internal clock signal. A carry signal control unit(450) generates a carry control signal in response to the first burst clock signal and the second internal clock signal. A cell control unit(401) generates cell control signals in response to a burst mode signal and the burst begin address signal and a carry signal and the first or the second internal clock signal. The first cell(403) generates the carry signal. The second cell(405) generates a least significant bit burst address signal. And the third cell(407) generates a most significant bit burst address signal.
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公开(公告)号：KR1020020015889A
公开(公告)日：2002-03-02
申请号：KR1020000049025
申请日：2000-08-23
Applicant: 삼성전자주식회사
IPC: G06F9/00
Abstract: PURPOSE: A circuit for setting system information is provided to automatically set system information to a north bridge controller. CONSTITUTION: A register(110) stores system information data. Multiplexers(112-118) respond to selection signals and successively output the system information data stored in the register(110) to an FID(Frequency Identification) bus. A programmable logic device(120) outputs the selection signals and provides the system information data inputted from the multiplexers(112-118) through the FID to a north bridge controller(200) through a TIG(TTL Integrated Glue logic) bus.
Abstract translation: 目的：提供用于设置系统信息的电路，以自动将系统信息设置为北桥控制器。 构成：寄存器（110）存储系统信息数据。 多路复用器（112-118）响应选择信号并将存储在寄存器（110）中的系统信息数据连续地输出到FID（频率识别）总线。 可编程逻辑器件（120）通过TIG（TTL集成胶体逻辑）总线输出选择信号并将通过FID从多路复用器（112-118）输入的系统信息数据提供给北桥控制器（200）。
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公开(公告)号：KR1020010110920A
公开(公告)日：2001-12-15
申请号：KR1020000031648
申请日：2000-06-09
Applicant: 삼성전자주식회사
IPC: G06F9/46
Abstract: 본 발명은 시리얼 롬의 프로그램 재기입을 위한 리프레쉬 로직 회로를 구비하는 알파 마이크로프로세서 컴퓨터 시스템에 관한 것이다. 알파 마이크로프로세서 컴퓨터 시스템은 적어도 하나의 알파 마이크로프로세서와 시스템 구성 정보를 저장하기 위한 바이오스 롬과 시리얼 롬 및 시리얼 롬을 재기입 가능하도록 하는 리프레쉬 로직 회로를 구비한다. 리프레쉬 로직 회로는 바이오스 롬의 기입을 위한 어드레스 및 데이터 버스에 버퍼 회로를 구비하고, 이를 이용하여 시리얼 롬을 프로그램 재기입한다. 이 때, 버퍼 회로는 바이오스 롬의 프로그램 재기입시, 시리얼 롬의 프로그램 재기입 동작과 충돌을 방지한다. 따라서 알파프로세서 컴퓨터 시스템에서 별도의 기입 장치가 필요없이 시리얼 롬의 프로그램 재기입이 가능하다.
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公开(公告)号：KR1020010108568A
公开(公告)日：2001-12-08
申请号：KR1020000029065
申请日：2000-05-29
Applicant: 삼성전자주식회사
IPC: G06F13/14
Abstract: 본 발명은 알파 마이크로프로세서 컴퓨터 시스템에 관한 것으로, 좀 더 구체적으로, 알파 마이크로프로세서 컴퓨터 시스템은 노스 브릿지 컨트롤러인 츄나미 칩셋과 168 핀 메모리 모듈들을 구비하는 메모리 블록 및 츄나미 칩셋과 메모리 블록 간의 인터페이스를 위한 인터페이스 회로를 포함한다. 인터페이스 회로는 최대 200 ps 이하의 지연 시간을 갖는 퀵 스위칭 회로로 구비된다. 따라서 인터페이스 회로는 츄나미 칩셋으로부터 8 개의 DQM(D/Q Mask) 신호를 받아서 레지스터드(registered)한 후, 각각 4 개의 출력 신호로 확장 분산하여 하나의 메모리 모듈로 제공한다. 그러므로 츄나미 칩셋을 구비하는 알파 마이크로프로세서 컴퓨터 시스템에서 168 핀 메모리 모듈들을 사용함으로써 메모리 확장성을 향상시킨다.
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