公开(公告)号：KR1020070020636A

公开(公告)日：2007-02-22

申请号：KR1020050074751

申请日：2005-08-16

Applicant: 삼성전자주식회사

Inventor： 임훈

IPC: H01L21/3065

CPC classification number: H01J37/32935 ,  H01L21/67069 ,  H01L21/67253

Abstract: 본 발명은 반도체 디바이스 제조를 위한 식각장치에 관한 것이다. 본 발명에서는, 진공 상태에서 식각 공정이 진행되는 과정에서 허트 비트 또는 ATM가 발생하여 상부 챔버 및 하부 챔버간에 기압차가 클 경우, 인터록을 발생시켜 웨이퍼를 무빙하는 캐소드 작동을 중단시킨다. 그로 인해, 상부 챔버 및 하부 챔버간의 기압차로 인하여 웨이퍼가 드롭되어 브로큰되는 종래의 문제점을 해소할 수 있게 된다.
상부챔버, 하부챔버, 캐소드, 인터락

公开(公告)号：KR100663360B1

公开(公告)日：2007-01-02

申请号：KR1020050032897

申请日：2005-04-20

Applicant: 삼성전자주식회사

Inventor： 정재훈 ,  정순문 ,  임훈 ,  조원석 ,  김진호 ,  홍창민 ,  김종혁 ,  곽근호

IPC: H01L29/786

CPC classification number: H01L27/0688 ,  H01L23/485 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들이 제공된다. 상기 반도체 소자들은 반도체기판 및 상기 반도체기판 상에 제공된 하부 층간절연막이 구비된다. 상기 하부 층간절연막의 상부 또는 내부에 하부 반도체 바디가 배치된다. 상기 하부 반도체 바디 내에 형성된 하부 소오스 영역 및 하부 드레인 영역과 아울러서 상기 하부 소오스/드레인 영역들 사이의 상기 하부 반도체 바디의 적어도 2면을, 적어도 일부 감싸면서 가로지르는 하부 게이트 전극을 구비하는 하부 박막 트랜지스터가 배치된다.
하부 박막 트랜지스터, 하부 게이트 전극, 하부 반도체 바디, 플로팅 도전막 패턴

公开(公告)号：KR100652963B1

公开(公告)日：2006-12-01

申请号：KR1020050076492

申请日：2005-08-19

Applicant: 삼성전자주식회사

Inventor： 임훈 ,  박천수 ,  김유선 ,  고성제

IPC: H04L12/28

Abstract: A data transmission path setup method of a sensor network is provided to be capable of recovering a damaged path without flooding when a data transmission path is reset, thus energy of nodes can be saved while the method is applicable to any routing protocols without additional conditions. A sink node initializes a weight accumulative value P, and sets a limited value T according to an operating environment of a network(S600). The sink node stores information transmitted from other nodes(S610). If it is decided that movement of the sink node occurs(S620), a type of a node which is to be first located from the sink node on a reset data transmission path is determined(S630). If the type is not decided as a type 4(S640), it is confirmed whether the weight accumulative value P exceeds the limited value T(S650). If not, the sink node resets the data transmission path as assigning weight in accordance with the type, then accumulates the weight(S670).

Abstract translation: 提供一种传感器网络的数据传输路径建立方法，能够在数据传输路径复位时恢复损坏的路径而不泛洪，节省了节点的能量，同时该方法适用于无附加条件的任何路由协议。 汇聚节点初始化权重累积值P，并根据网络的操作环境设置限制值（S600）。 宿节点存储从其他节点发送的信息（S610）。 如果确定发生汇聚节点的移动（S620），则确定在复位数据传输路径上将从汇聚节点首先定位的节点的类型（S630）。 如果类型未被判定为类型4（S640），则确认重量累计值P是否超过限制值T（S650）。 如果不是，汇聚节点根据类型重新设置数据传输路径作为分配权重，然后累加权重（S670）。

公开(公告)号：KR1020060110558A

公开(公告)日：2006-10-25

申请号：KR1020050032897

申请日：2005-04-20

Applicant: 삼성전자주식회사

Inventor： 정재훈 ,  정순문 ,  임훈 ,  조원석 ,  김진호 ,  홍창민 ,  김종혁 ,  곽근호

IPC: H01L29/786

CPC classification number: H01L27/0688 ,  H01L23/485 ,  H01L29/78 ,  H01L2924/0002 ,  H01L27/088 ,  H01L2924/00

Abstract: A semiconductor device and a manufacturing method thereof are provided to restrain a narrow width effect due to the decrease of a channel width by using an improved thin film transistor structure. A semiconductor device comprises a semiconductor substrate(100), a lower interlayer dielectric on the substrate, a lower semiconductor body and a lower thin film transistor. The lower semiconductor body(125) is formed on or in the lower interlayer dielectric. The lower thin film transistor is composed of lower source and drain regions and a lower gate electrode. The lower source and the drain regions are formed within the lower semiconductor body. The lower gate electrode is formed between the lower source and the drain regions in order to enclose partially the lower semiconductor body.

Abstract translation: 提供半导体器件及其制造方法，以通过使用改进的薄膜晶体管结构来抑制由于沟道宽度的减小而导致的窄宽度效应。 半导体器件包括半导体衬底（100），衬底上的下层间电介质，下半导体本体和下薄膜晶体管。 下部半导体本体（125）形成在下部层间电介质中或其中。 下部薄膜晶体管由下部源极和漏极区域以及下部栅极电极构成。 下部源极和漏极区域形成在下部半导体本体内。 下栅电极形成在下源极和漏极区之间，以便部分地封装下半导体本体。

公开(公告)号：KR100634459B1

公开(公告)日：2006-10-16

申请号：KR1020050074220

申请日：2005-08-12

Applicant: 삼성전자주식회사

Inventor： 박한병 ,  임훈 ,  정순문

IPC: H01L21/336

Abstract: A semiconductor device having a multi-layer transistor structure and its manufacturing method are provided to restrain resistance increase of a peripheral circuit transistor and to improve operation speed by forming a lowest cell transistor layer in a recessed cell array region. A semiconductor substrate(50) includes a peripheral circuit region and a cell array region that is recessed more than the peripheral circuit region. One or more local interlayer dielectrics(56,60) are formed on the recessed cell array region. Semiconductor active region patterns(58a,62a) are formed on the respective local interlayer dielectrics. A lowest layer cell transistor layer is formed on the semiconductor substrate in the recessed cell array region. One or more cell transistor layers are formed on the semiconductor active region pattern to be formed on the lowest layer cell transistor layer. A peripheral circuit transistor(Tp) is formed on the peripheral circuit region.

Abstract translation: 提供具有多层晶体管结构的半导体器件及其制造方法以抑制外围电路晶体管的电阻增加并且通过在凹入单元阵列区域中形成最低单元晶体管层来提高操作速度。 半导体衬底（50）包括外围电路区域和比外围电路区域更凹陷的单元阵列区域。 一个或多个局部层间电介质（56,60）形成在凹陷单元阵列区域上。 半导体有源区域图案（58a，62a）形成在各个局部层间电介质上。 最下层单元晶体管层形成在凹入单元阵列区域中的半导体衬底上。 一个或多个单元晶体管层形成在半导体有源区图案上以形成在最下层单元晶体管层上。 外围电路晶体管（Tp）形成在外围电路区域上。

公开(公告)号：KR100610027B1

公开(公告)日：2006-08-09

申请号：KR1020000000593

申请日：2000-01-07

Applicant: 삼성전자주식회사

Inventor： 송병철 ,  김기준 ,  임훈 ,  윤종밀

IPC: G11C7/12

Abstract: 본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리에서 비트라인 신호쌍의 디벨럽 마진(Develop Margin)을 충분히 확보함으로써 궁극적으로 칩 디바이스의 성능을 향상시키는 반도체 메모리에 있어서 비트라인 신호쌍의 디벨럽 마진 개선장치에 관한 것이다.
메모리, 비트라인, 디벨럽 마진, 프리차지

公开(公告)号：KR1020060023496A

公开(公告)日：2006-03-14

申请号：KR1020040072355

申请日：2004-09-09

Applicant: 삼성전자주식회사

Inventor： 임훈 ,  정순문 ,  조원석 ,  정재훈

IPC: H01L29/78

CPC classification number: H01L29/0847 ,  H01L21/743 ,  H01L27/11 ,  H01L27/1108 ,  H01L29/66636 ,  H01L29/66659 ,  H01L29/66772 ,  H01L29/7834 ,  H01L29/78612 ,  H01L29/78654 ,  H01L2924/13091

Abstract: A metal oxide semiconductor field effect transistor (MOSFET) includes a body pattern of a first conductivity type disposed on an insulating layer. A gate electrode is disposed on the body pattern. A drain region of a second conductivity type is disposed on the insulating layer and having a sidewall in contact with a first sidewall of the body pattern. An impurity-doped region of the first conductivity type is disposed on the insulating layer and having a sidewall in contact with a second sidewall of the body pattern. The MOSFET further includes a source region of the second conductivity type disposed on the impurity-doped region and having a sidewall in contact with the second sidewall of the body pattern, and a contact plug extending through the source region to contact the impurity-doped region.

公开(公告)号：KR1020050098749A

公开(公告)日：2005-10-12

申请号：KR1020040071884

申请日：2004-09-08

Applicant: 삼성전자주식회사

Inventor： 곽근호 ,  김성진 ,  정순문 ,  조원석 ,  장재훈 ,  임훈 ,  김종혁 ,  한명식 ,  황병준

IPC: H01L21/8244 ,  H01L29/786 ,  H01L21/20

CPC classification number: H01L27/1108 ,  H01L21/28525

Abstract: 다마신 기술 및 선택적 에피택시얼 성장 기술을 사용하여 박막 트랜지스터들을 갖는 반도체 집적회로를 제조하는 방법들 및 그에 의해 제조된 반도체 집적회로들을 제공한다. 상기 방법들은 층간절연층을 관통하는 단결정 반도체 플러그를 형성하는 것과, 상기 층간절연층 상에 상기 단결정 반도체 플러그를 노출시키는 몰딩층 패턴을 형성하는 것을 구비한다. 이어서, 상기 단결정 반도체 플러그를 씨드층으로 사용하여 상기 층간절연층 상에 단결정 반도체 에피택시얼 패턴을 성장시킨다. 상기 단결정 반도체 에피택시얼 패턴을 평탄화시키어 상기 몰딩층 패턴 내에 균일한 두께를 갖는 단결정 반도체 바디를 형성한다. 그 결과, 상기 단결정 반도체 바디의 측벽들은 상기 몰딩층 패턴에 의해 둘러싸여지고, 상기 단결정 반도체 바디는 우수한 단결정 구조(excellent single crystalline structure)를 갖는다.

公开(公告)号：KR1020050020900A

公开(公告)日：2005-03-04

申请号：KR1020030058434

申请日：2003-08-22

Applicant: 삼성전자주식회사

Inventor： 장영철 ,  김성봉 ,  임훈 ,  정순문

IPC: H01L29/78

CPC classification number: H01L29/78

Abstract: PURPOSE: A method for fabricating a transistor is provided to improve driving current and a characteristic of a MOS(metal oxide semiconductor) transistor by extending the width of a channel without extending the size of an active region on a semiconductor substrate. CONSTITUTION: An isolation layer(210) is formed in a predetermined region of a semiconductor substrate(200) to define an active region(212), having a protrusion part higher than the upper surface of the active region. The sidewall of the protrusion part is covered with the insulation layer patterns formed on at least both edges of the active region. The active region is etched to form a recessed region by using the insulation layer patterns and the isolation layer as an etch mask. A conformal gate insulation layer(218) and a gate conductive layer are sequentially formed on the semiconductor substrate including the recessed region. The gate conductive layer is patterned to form a gate pattern(220) crossing the upper part of the active region as well as the upper part of the recessed region.

Abstract translation: 目的：提供一种用于制造晶体管的方法，通过在不扩展半导体衬底上的有源区的尺寸的情况下扩展沟道的宽度来改善MOS（金属氧化物半导体）晶体管的驱动电流和特性。 构成：隔离层（210）形成在半导体衬底（200）的预定区域中，以限定有源区（212），其具有高于有源区的上表面的突出部分。 突出部分的侧壁被形成在有源区域的至少两个边缘上的绝缘层图案覆盖。 通过使用绝缘层图案和隔离层作为蚀刻掩模来蚀刻有源区以形成凹陷区域。 在包括凹陷区域的半导体衬底上依次形成保形栅极绝缘层（218）和栅极导电层。 栅极导电层被图案化以形成与有源区域的上部以及凹陷区域的上部相交的栅极图案（220）。

公开(公告)号：KR100295782B1

公开(公告)日：2001-07-12

申请号：KR1019990026765

申请日：1999-07-03

Applicant: 삼성전자주식회사

Inventor： 이승재 ,  이수근 ,  임훈

IPC: H01L21/76

CPC classification number: H01L21/76229

Abstract: 반도체장치의얕은트렌치소자분리의형성방법이개시되어있다. 반도체기판의상부에액티브마스크층을형성한다. 액티브마스크층및 기판을식각하여다수의트렌치들을형성한다. 액티브마스크층의상부및 트렌치들의내부에트렌치의깊이보다크고트렌치의깊이에액티브마스크층의두께를더한값보다작은두께로고밀도플라즈마산화막층을증착한다. 고밀도플라즈마산화막층의상부에테트라에틸오소실리케이트(TEOS)를소오스로하여플라즈마방식으로캡핑산화막층을증착한다. 액티브마스크층의표면이노출될때까지캡핑산화막층및 고밀도플라즈마산화막층을연마한다. 트랜지스터의 Idoff 특성을개선하고, 보이드없이트렌치를충전할수 있다.