公开(公告)号：KR100373853B1

公开(公告)日：2003-02-26

申请号：KR1020000046680

申请日：2000-08-11

Applicant: 삼성전자주식회사

Inventor： 박정우 ,  유종렬 ,  하정민 ,  최시영

IPC: H01L21/20

CPC classification number: H01L21/02381 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02639 ,  Y10S438/933

Abstract: A method of selective epitaxial growth performed by sequentially and repeatedly introducing a source gas, an etching gas, and a reducing gas in the reaction chamber, wherein controlled epitaxial layer doping may be obtained by introducing a dopant source gas during introducing any one of the source gas, an etching gas, and a reducing gas, and thereby producing a smooth and uniform epitaxial layer on a predetermined region of a semiconductor substrate.

Abstract translation: 一种选择性外延生长的方法，其通过在反应室中依次且重复地引入源气体，蚀刻气体和还原气体来执行，其中受控外延层掺杂可通过在引入源中的任一个的过程中引入掺杂剂源气体 气体，蚀刻气体和还原气体，从而在半导体衬底的预定区域上产生光滑和均匀的外延层。

公开(公告)号：KR1020020046322A

公开(公告)日：2002-06-21

申请号：KR1020000075643

申请日：2000-12-12

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  박정우

IPC: H01L21/336

CPC classification number: H01L21/2807 ,  H01L21/32155 ,  H01L21/823842 ,  Y10S438/933

Abstract: PURPOSE: A formation method of a silicon germanium gate poly is provided to prevent a boron depletion and operational problems by quickly implanting lots of germanium on a gate polysilicon layer and by reliably controlling the density of the implanted germanium. CONSTITUTION: A gate insulating layer(11) is formed on a substrate(10). Then, a polysilicon layer(23) is formed on the gate insulating layer(11). After forming a plasma having a germanium in a processing chamber, a plasma doping process for implanting ions including the germanium is performed on the polysilicon layer(23) by supplying a voltage to the substrate(10). At this time, the density of the implanted germanium is constant and the germanium intensifies a solubility of boron, thereby preventing a boron depletion. Then, a boron doping process is performed on the germanium plasma doping performed structure.

Abstract translation: 目的：提供硅锗聚合物的形成方法，以通过在栅极多晶硅层上快速注入大量的锗并可靠地控制注入的锗的密度来防止硼耗尽和操作问题。 构成：在基板（10）上形成栅极绝缘层（11）。 然后，在栅极绝缘层（11）上形成多晶硅层（23）。 在处理室中形成具有锗的等离子体后，通过向基板（10）施加电压，在多晶硅层（23）上进行用于注入包括锗的离子的等离子体掺杂工艺。 此时，注入的锗的密度是恒定的，并且锗强化了硼的溶解度，从而防止硼的消耗。 然后，对锗等离子体掺杂进行结构进行硼掺杂工艺。

公开(公告)号：KR1020020037526A

公开(公告)日：2002-05-22

申请号：KR1020000067474

申请日：2000-11-14

Applicant: 삼성전자주식회사

Inventor： 박정우 ,  유종렬 ,  하정민 ,  최시영

IPC: H01L21/76

Abstract: PURPOSE: A trench isolation method is provided to improve local concentration of an electric field and stress by performing an annealing process in a hydrogen atmosphere so that the profile of a trench varies and the edge and corner portion of the trench is rounded. CONSTITUTION: An etch mask pattern is formed on a semiconductor substrate(100). The semiconductor substrate is etched to form the trench by using the etch mask pattern as an etch mask. An insulation layer filling the trench is formed. The etch mask pattern is eliminated to form an isolation layer(116a). An annealing process is performed regarding the entire surface of the semiconductor substrate so that the width of the lower portion of the trench is relatively broader than that of the upper portion of the trench.

Abstract translation: 目的：提供沟槽隔离方法，以通过在氢气氛中进行退火处理来改善电场和应力的局部浓度，使得沟槽的轮廓变化并且沟槽的边缘和角部被倒圆。 构成：在半导体衬底（100）上形成蚀刻掩模图案。 通过使用蚀刻掩模图案作为蚀刻掩模来蚀刻半导体衬底以形成沟槽。 形成填充沟槽的绝缘层。 消除蚀刻掩模图案以形成隔离层（116a）。 对半导体衬底的整个表面执行退火处理，使得沟槽的下部的宽度比沟槽的上部的宽度更宽。

公开(公告)号：KR1020000056249A

公开(公告)日：2000-09-15

申请号：KR1019990005387

申请日：1999-02-18

Applicant: 삼성전자주식회사

Inventor： 송원상 ,  하정민 ,  박정우 ,  이길광 ,  최태희

IPC: H01L29/70

Abstract: PURPOSE: A method for manufacturing a field effect transistor(TFT) is provided to reduce a parasitic capacitance caused by a gate fringe capacitance by stably forming an air gap in a region where a dielectric layer of the gate spacer is formed. CONSTITUTION: A method for manufacturing a field effect transistor(TFT) comprises the steps of: forming a gate pattern including a gate electrode on a semiconductor substrate in which an isolation process is carried out, a capping layer on the gate electrode, and a first gate spacer surrounding a sidewall of the gate electrode and the capping layer; forming a multi-layered epitaxial layer having a raised structure on the semiconductor substrate having the gate pattern; depositing and etching an insulation layer for a second gate spacer on a resultant structure having a stack of the epitaxial layer, so as to form the second gate spacer which is lower than the first gate spacer in height, the second gate spacer covering a facet of an edge of the epitaxial layer; forming a third gate spacer on the second gate spacer and on a sidewall of the first gate spacer after depositing and etching an insulation layer for the third gate spacer on the resultant structure; performing a wet-etching to eliminate the capping layer and the second gate spacer; forming a first and second silicide layers on the gate electrode and the epitaxial layer; and forming an interlayer dielectric covering the resultant structure.

Abstract translation: 目的：提供一种用于制造场效应晶体管（TFT）的方法，以通过在形成栅极间隔物的电介质层的区域中稳定地形成气隙来减小由栅极条纹电容引起的寄生电容。 构成：制造场效应晶体管（TFT）的方法包括以下步骤：在其上进行隔离处理的半导体衬底上形成包括栅电极的栅极图案，栅电极上的覆盖层和第一 围绕所述栅电极和所述封盖层的侧壁的栅极间隔; 在具有栅极图案的半导体衬底上形成具有凸起结构的多层外延层; 在具有外延层的叠层的合成结构上沉积和蚀刻用于第二栅极间隔物的绝缘层，以便形成第二栅极间隔物，该第二栅极间隔物的高度低于第一栅极间隔物，第二栅极间隔物覆盖 外延层的边缘; 在所述结构上沉积和蚀刻用于所述第三栅极间隔物的绝缘层之后，在所述第二栅极间隔物上和所述第一栅极间隔物的侧壁上形成第三栅极间隔物; 执行湿式蚀刻以消除封盖层和第二栅极间隔物; 在栅电极和外延层上形成第一和第二硅化物层; 以及形成覆盖所得结构的层间电介质。

公开(公告)号：KR1020000043603A

公开(公告)日：2000-07-15

申请号：KR1019980060002

申请日：1998-12-29

Applicant: 삼성전자주식회사

Inventor： 김우식 ,  하정민

IPC: H01L29/78

Abstract: PURPOSE: A MOS transistor having a metal silicide layer and a fabricating method thereof are provided to prevent junction leakage current and to reduce gate contact resistance. CONSTITUTION: To form a MOS transistor, an active region is defined between field oxide layers(104) formed on a semiconductor substrate(102). In the active region, a gate oxide layer(106) and a gate(108) are centrally formed on the substrate(102), and source/drain regions(110,114) are peripherally formed in the substrate(102) around the gate(108). In addition, a first insulating layer(111S) and a spacer(112S) are formed enclosing the gate(108) but exposing upper portions of the gate(108). Moreover, a metal silicide layer(116) is formed covering the source/drain regions(110,114) and capping the upper portions of the gate(108). The silicide layer(116) on the gate(108) is somewhat extended to the sides of the gate(108), so that contact area between the silicide layer(116) and the gate(108) is increased and thereby gate contact resistance is reduced.

Abstract translation: 目的：提供具有金属硅化物层的MOS晶体管及其制造方法，以防止结漏电流并降低栅极接触电阻。 构成：为了形成MOS晶体管，在形成在半导体衬底（102）上的场氧化物层（104）之间限定有源区。 在有源区域中，栅极氧化物层（106）和栅极（108）中心地形成在衬底（102）上，并且源极/漏极区域（110,114）周边形成在栅极（108）周围的衬底（102）中 ）。 此外，形成包围栅极（108）但暴露栅极（108）的上部的第一绝缘层（111S）和间隔物（112S）。 此外，形成覆盖源极/漏极区（110,114）并且盖住栅极（108）的上部的金属硅化物层（116）。 栅极（108）上的硅化物层（116）稍微延伸到栅极（108）的侧面，使得硅化物层（116）和栅极（108）之间的接触面积增加，从而栅极接触电阻为 降低。

公开(公告)号：KR1019990079119A

公开(公告)日：1999-11-05

申请号：KR1019980011525

申请日：1998-04-01

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  박정우 ,  김철성 ,  이은하

IPC: H01L21/334

Abstract: 높여진(elevated) 소스 드레인 효과와 예비 비정질화 효과를 모두 갖는 반도체 장치의 샬로우 정션 형성방법을 제공한다. 본 발명에 의하면, 소스 드레인 영역에 선택적으로 비정질 실리콘을 증착하여 높여진 소스 드레인을 형성한 후 이온주입을 실시하여 샬로우 정션을 형성함으로써 높여진 소스 드레인 효과와 예비 비정질화(preamorphization) 효과를 모두 갖는 반도체 장치의 샬로우 정션을 형성한다.

公开(公告)号：KR100224654B1

公开(公告)日：1999-10-15

申请号：KR1019950030680

申请日：1995-09-19

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  박병률 ,  고대홍 ,  이상인

IPC: H01L27/108

CPC classification number: H01L27/1085 ,  H01L28/60 ,  H01L28/82

Abstract: 신규한 반도체장치의 커패시커 형성방법이 개시되어 있다. 반도체기판 상에 콘택홀을 갖는 절연막을 형성한 후, 상기 콘택홀을 채우는 도전막을 형성한다. 상기 도전막을 패터닝하여 커패시터의 하부전극을 형성한 후, 상기 하부전극 상에 고융점 금속 화합물을 선택적으로 성장시킨다. 상기 고융점 금속 화합물막이 형성된 결과물 상에 커패시터의 유전막과 상부전극을 차례로 형성한다. 추가적인 사진식각 공정없이 커패시터 하부전극들 사이의 절연이 자연적으로 이루어진다.

公开(公告)号：KR100219515B1

公开(公告)日：1999-09-01

申请号：KR1019960080094

申请日：1996-12-31

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  조학주

IPC: H01L21/28

Abstract: 게이트 도전층의 산화를 방지하고 게이트 산화막의 손상을 회복시킬 수 있는 반도체장치의 게이트전극 형성방법에 관하여 개시하고 있다. 이를 위하여 본 발명은 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 제1 도전층을 형성하는 단계와, 상기 제1 도전층의 상부에 장벽층을 형성하는 단계와, 상기 장벽층의 상부에 제2 도전층을 형성하는 단계와, 상기 제2 도전층의 상부에 제1 절연층 패턴을 형성하는 단계와, 상기 제1 절연층을 식각마스크로 패터닝을 진행하여 게이트전극을 형성하는 단계와, 상기 게이트전극이 패터닝된 결과물 상에 산화공정을 진행하여 제2 절연층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법을 제공한다. 따라서, 게이트전극의 도전물질로서 내산화성이 강한 산화금속을 사용함으로써 게이트전극의 형태 불량 및 게이트전극의 면저항의 증가를 방지할 수 있다.

公开(公告)号：KR1019990062626A

公开(公告)日：1999-07-26

申请号：KR1019980051263

申请日：1998-11-27

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  김성호 ,  이해정 ,  박정우 ,  최지현

IPC: H01L21/26

Abstract: 반도체 기판 내부에 존재하는 이온 주입 손상을 복구하여 드레인전류, 문턱전압 및 정션 커패시턴스와 같은 전기적인 특성을 향상시킬 수 있는 반도체 소자의 셸로우 정션 형성방법에 관하여 개시한다. 본 발명은 반도체 기판 내부에 불순물을 주입한 후, 전자빔을 반도체 기판에 조사함으로써 이온 주입된 불순물이 후속되는 열처리 공정에서 반도체 기판 내부의 이온 주입 손상으로 인한 결함에 의하여 확산되는 것을 방지함으로써 반도체 기판 내에 서로 도전형이 상이한 물질층 간의 셸로우 정션을 형성한다. 이로써, 반도체 장치의 고집적화에 상응할 수 있는 셸로우 정션을 형성할 수 있다.

公开(公告)号：KR100190109B1

公开(公告)日：1999-06-01

申请号：KR1019960052389

申请日：1996-11-06

Applicant: 삼성전자주식회사

Inventor： 하정민

IPC: F16L15/04

Abstract: 스웨이지록형과 VCR형의 장점을 모두 실현하는 가스튜브의 커넥터 및 이를 이용한 피팅방법을 개시한다. 본 발명에 따른 가스튜브의 커넥터는, 한 쌍의 금속제 가스튜브의 각 일단부 외부표면에 장착되고, 그 일단부에 각각 압착턱을 구비한 한 쌍의 압착용 너트와; 상기 한 쌍의 금속제 가스튜브의 외부표면과 상기 한 쌍의 압착용 너트의 내부면 사이에 각각 삽입되는 각각 한 쌍인 후방페룰 및 전방페룰과; 상기 금속제 가스튜브의 일단부에 장착되고, 상기 한 쌍의 전방페룰과 상기 압착용 너트의 사이에서 그 양단부가 압착되도록 형성된 스웨이지록 보디; 및 상기 한 쌍인 전방페룰과 상기 스웨이지록 보디의 사이에 각각 개입되는 한 쌍의 개스킷을 포함하여 구성되는 것을 특징으로 한다.