公开(公告)号：KR1020000018552A

公开(公告)日：2000-04-06

申请号：KR1019980036192

申请日：1998-09-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순

IPC: H01L21/334

Abstract: PURPOSE: A fabrication method of FETs(field effect transistors) is provided to reduce manufacturing processes and manufacturing costs by simultaneous forming the FETs having different mode and threshold voltage each other. CONSTITUTION: A method comprises the steps of forming a source and drain regions of each transistor; forming photoresist patterns(25A,25B) which the source and drain regions are exposed by different width according to the properties of the transistors; forming gate recesses(28A,28B,28C) having different width each other by etching the source and drain regions using the photoresist patterns(25A,25B); forming a conductive layer(29) on the resultant structure; and forming T-shaped gate electrodes(29A,29B,29C) by lift-off the photoresist patterns together with the conductive layer(29).

Abstract translation: 目的：提供FET（场效应晶体管）的制造方法，以通过同时形成具有不同模式和阈值电压的FET来降低制造工艺和制造成本。 构成：一种方法包括以下步骤：形成每个晶体管的源区和漏区; 根据晶体管的特性，形成不同宽度的源极和漏极区域的光致抗蚀剂图案（25A，25B）; 通过使用光致抗蚀剂图案（25A，25B）蚀刻源区和漏区，形成具有不同宽度的栅极凹槽（28A，28B，28​​C）; 在所得结构上形成导电层（29）; 以及通过与导电层（29）一起剥离光致抗蚀剂图案来形成T形栅电极（29A，29B，29C）。

公开(公告)号：KR100248399B1

公开(公告)日：2000-03-15

申请号：KR1019970046375

申请日：1997-09-09

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  최현태 ,  박철순 ,  윤형섭 ,  이진희 ,  편광의

IPC: H01L21/28

Abstract: 본 발명은 화합물 반도체 소자의 제작방법에 관한 것으로서, 건식식각방법으로 게이트 리쎄스한 경우 발생하는 게이트전극과 오믹층과의 접촉을 방지함으로 인해 게이트와 소스 또는 게이트와 드레인간의 누설전류를 감소시켜서 소자의 전기적 특성을 향상시킨다.
본 발명에서는 게이트 리쎄스시 쇼트키층의 손상을 방지하기 위한 에치-스탑 에치텍셜(etch-stop epitaxial)층의 성장방법, 건식식각에 의한 게이트 리쎄스와 선택적 습식식각에 의한 게이트 리쎄스의 이단계 게이트 리쎄스 방법과 ECR에 의해 성장한 산화막과 질화막의 이중절연막을 사용하여 소자를 보호하는 방법으로 구성함으로써, 게이트 리쎄스시 쇼트키층의 손상을 방지할 수 있고, GaAs의 오믹층과 T-게이트전극이 직접 접촉하지 않기 때문에 화합물 반도체 소자의 전기적 특성을 개선할 수 있으며, Ni/Ge/Ni/Ag/Au 오믹금속층을 채택하여 오믹 금속의 표면을 매끄럽게 하여 소자의 초미세(submicron)급 미세 게이트 패턴형성을 용이하게 할 수 있는 효과를 가진다.

公开(公告)号：KR1019990086738A

公开(公告)日：1999-12-15

申请号：KR1019980019864

申请日：1998-05-29

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/335

Abstract: 본 발명은 절연막을 리프트 오프하여 화합물 반도체 소자의 게이트 전극을 형성하는 방법에 관한 것으로, 반도체층의 일부를 노출시키는 제1 개구부를 갖는 제1 절연막 패턴을 산화막으로 형성하고, 상기 제1 개구부와 연통되며 상기 제1 개구부보다 폭이 크고

公开(公告)号：KR100228385B1

公开(公告)日：1999-11-01

申请号：KR1019960069816

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  이진희 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/28

CPC classification number: H01L29/66462 ,  H01L21/28581 ,  H01L21/28587 ,  H01L29/42316

Abstract: 본 발명은 X-대역 이상 주파수에서의 저 잡음 수신기, 전력 증폭기, 및 밀리미터파 대역의 MMIC 등의 고속 논리회로에 주로 응용되고 있는 HEMT등과 같은 고속 반도체 소자의 T-형 게이트 전극을 형성하는 방법에 관한 것으로서, 이러한 소자에 있어서는 짧은 게이트 길이와 넓은 단면적의 패턴이 동시에 요구되고 있는데, 기존의 포토리소그래피 방법으로는 게이트 채널의 미세한 선폭을 형성하기에는 해상력이 부족하여 주로 전자빔 리소그래피 기술이 사용되어 왔다. 그러나 전자빔 이용 방법은 높은 해상력에도 불구하고 많은 노광 시간이 요구되어 생산성 저하의 문제점이 있었다. 따라서, 본 발명에서는 기존의 공정과는 달리 단층의 레지스트 패턴위에 실리콘 산화막 혹은 실리콘 질화막을 중착한 후, 이를 이용하여 게이트 다리부분에 대응하는 더미 패턴을 형성한 다음, 이 더미 패턴 자리에 게이트 전극의 다리 부분을 형성하므로써, 해상력 향상을 위한 공정이 필요 없고, 실리콘 질화막의 두께 조절에 의해 아주 작은 미세 선폭(수백 Å)의 게이트 전극을 형성하는 방법을 제공한다.

公开(公告)号：KR1019990051067A

公开(公告)日：1999-07-05

申请号：KR1019970070306

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/304

Abstract: 본 발명은 균일하고 제어성이 좋은 뒷면 비아-홀(via-hole)용 웨이퍼 연마 시료 제작 방법을 제공하는 것을 목적으로 한다. 본 발명은, 뒷면 연마 시 유리 기판 위에 사파이어 웨이퍼를 저온 왁스를 사용하여 붙이고 그 위에 고온 왁스를 사용하여 공정이 완료된 웨이퍼를 붙인다. 50미크론 에서 100미크론까지 연마를 한 후 저온에서 유리 기판을 떼어내고 뒷면 비아-홀 리소그라피 공정을 진행한다. 리소그라피가 완료된 후 비아-홀을 식각하고 뒷면을 전기도금 방법으로 도금을 하여 비아-홀 공정을 완료하고 고온에서 웨이퍼를 사파이어 투명지지대로부터 떼어낸 후 세정한다. 따라서, 사파이어 투명명 지지대를 이용하여 식각마스크용 마스크 정렬과 건식식각 웨이퍼 받침대로 사용할 수 있도록 하고, 시료의 보호를 위하여 고온 및 저온 왁스를 사용하므로서 사용 후 떼어내기가 편리하도록 제작하는 방법에 의해 비아홀 식각 공정시 기판 온도에 따라 급격하게 변하는 식각율을 안정 시킬 수 있도록 한 것이다. 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 뒷면 비아-홀을 얻을 수 있는 방법이다.

公开(公告)号：KR1019990024970A

公开(公告)日：1999-04-06

申请号：KR1019970046375

申请日：1997-09-09

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  최현태 ,  박철순 ,  윤형섭 ,  이진희 ,  편광의

IPC: H01L21/28

Abstract: 본 발명은 화합물 반도체 소자의 제작방법에 관한 것으로서, 건식식각방법으로 게이트 리쎄스한 경우 발생하는 게이트전극과 오믹층과의 접촉을 방지함으로 인해 게이트와 소스 또는 게이트와 드레인간의 누설전류를 감소시켜서 소자의 전기적 특성을 향상시킨다.
본 발명에서는 게이트 리쎄스시 쇼트키층의 손상을 방지하기 위한 에치-스탑 에치텍셜(etch-stop epitaxial)층의 성장방법, 건식식각에 의한 게이트 리쎄스와 선택적 습식식각에 의한 게이트 리쎄스의 이단계 게이트 리쎄스 방법과 ECR에 의해 성장한 산화막과 질화막의 이중절연막을 사용하여 소자를 보호하는 방법으로 구성함으로써, 게이트 리쎄스시 쇼트키층의 손상을 방지할 수 있고, GaAs의 오믹층과 T-게이트전극이 직접 접촉하지 않기 때문에 화합물 반도체 소자의 전기적 특성을 개선할 수 있으며, Ni/Ge/Ni/Ag/Au 오믹금속층을 채택하여 오믹 금속의 표면을 매끄럽게 하여 소자의 초미세(submicron)급 미세 게이트 패턴형성을 용이하게 할 수 있는 효과를 가진다.

公开(公告)号：KR100174869B1

公开(公告)日：1999-04-01

申请号：KR1019950052677

申请日：1995-12-20

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/28

Abstract: 본 발명은 금속배선의 형성방법에 관한 것으로, 특히 전자빔 노광 에너지 조정과 리프트-오프(lift-off) 방법에 의한 금속배선 형성방법에 관한 것이다.
상기 본 발명은 하부 금속배선에 접촉시켜 상부 금속배선을 형성하는 금속배선 형성방법으로서, 하부 금속배선이 형성된 기판상에 상, 하부 감광막을 차례로 형성하고 이 감광막을 선택적으로 전자빔의 에너지를 조절하여 노광시킴으로서 1회의 노광공정으로 금속배선의 선폭을 정의하는 상부 감광막의 제거영역의 폭과, 하부 감광막의 제거되는 영역의 폭에 의해 콘택홀을 정의한 후 도전성 금속을 전면에 증착하여 금속배선을 형성함으로써 금속배선의 형성공정을 단순화할 수 있다.

公开(公告)号：KR100174881B1

公开(公告)日：1999-03-20

申请号：KR1019950024503

申请日：1995-08-07

Applicant: 한국전자통신연구원

Inventor： 오용호 ,  박병선 ,  유형준

IPC: G03F1/20 ,  G03F1/54 ,  H01L21/28

Abstract: 본 발명은 포토마스크에 관한 것으로서, 석영 등의 투명 기판의 일측면에 주마스크와 타측면에 상기 주마스크의 해상력을 증가시키는 보조마스크로 이루어지는데, 상기 주마스크는 투명 기판의 일측면에 크롬(Cr) 또는 산화철(Fe
2 O
3 )등과 같은 마스크 패턴 재료나 그밖의 불투명한 물질이 소정 두께로 증착되어 노광 공정시 조사되는 광이 투과되는 것을 방지하는 불투명막과, 이 불투명막이 형성되어 않아 상기 투명 기판이 노출되어 조사되는 광을 동시에 각각 투과시켜 T-게이트전극의 다리 및 머리 부분을 형성하기 위한 제1 및 제2패턴을 가지며, 그리고, 상기 보조 마스크는 투명 기판 타측면의 소정 부분이 소정 깊이로 에칭되어 투과되는 광의 회절 및 간섭이 일어나도록 상기 조사되는 광의 위상을 변화시키지 않고 투과시키는 투과부를 갖는다.
따라서, 단일의 포토레지스트층에 1번의 노광 공정과 1번의 현상 공정에 의해 T-게이트전극을 형성하기 위한 포토레지스트 패턴을 형성할 수 있으므로 공정을 간단하게 할 수 있으며, 또한, 보조 마스크의 반전부와 투과부를 통과하는 광의 회절 및 보강 간섭에 의해 해상력을 증가시킬 수 있다.

公开(公告)号：KR100170489B1

公开(公告)日：1999-02-01

申请号：KR1019950048736

申请日：1995-12-12

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L29/772 ,  H01L29/737

Abstract: 본 발명은 설연막 스페이서(spacer)로 소자를 격리시킴(isolation)으로써 선택적 MOCVD 재성장시 기존의 에피택셜 층을 보호할 수 있으며 게이트 전극이 격리영역의 활성층과 서로 분리되어 소자의 전기적 특성을 개선시킬 수 있는 집적화 방법에 관한 것으로서, 그 특징은 전계효과형 소자와 이종접합 소자의 집적화 방법에 있어서, 산화막과 질화막으로 구성된 이중 절연막 패턴을 사용하여 격리영역을 정의하는 제1과정과, 격리영역의 측면에 이중 절연막 스페이서를 형성하는 제2과정 및 유기 금속 화학 증착방법(MOCVD)으로 화합물 반도체 소자용 에피택셜 층을 선택적으로 재성장하는 제3과정을 포함하는 데에 있으므로, 본 발명은 이중 절연막 스페이서와 선택적 MOCVD 재성장 방법을 이용하여 전계효과형 갈륨비소 반도체 소자와 이종접합형 반도체 소자를 동시에 동일한 기판에 집적화하여 종래의 제작방법에 비하여 재성장시 상호 불순물 오염을 방지할 수 있어 우수한 재성장 에피택셜 층을 얻을 수 있으며 절연막 스페이서에 의해서 소자의 활성영역이 격리되기 때문에 소자의 집적도를 높일 수 있고 전기적 득성을 개선시킬 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR1019980050967A

公开(公告)日：1998-09-15

申请号：KR1019960069815

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  박병선 ,  박철순 ,  편광의

IPC: H01F41/00

Abstract: 고주파, 고속동작 등이 요구되는 소자나 MMIC에 필수적으로 사용하는 인덕터는 그 선폭의 조절이 매우 중요하다. 종래의 인덕터는 구조상으로 인덕터 금속의 선폭을조절하는 데에는 한계가 있다. 그리고 선폭 조절에 영향을 주는 것으로 절연층을 1차 금속과 베이스 금속 사이에 사용하는데 있다. 본 발명에서는 이 문제를 해결하고자 하는 것으로, 베이스 금속을 1차 금속 위에 직접 형성하고, 2차 금속층을 베이스 금속층 안으로 형성하므로서 선폭이 작은 인덕터를 손쉽게 형성한다.