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公开(公告)号：KR100170506B1
公开(公告)日：1999-03-30
申请号：KR1019950024214
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 멀티프로세서 인터럽트 처리기 및 인터럽트 처리방법에 관한 것으로서, 그 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 멀티프로세서 인터럽트 처리기에 있어서, 수신된 긴급 메시지를 저장하는 소정의 크기의 긴급 메시지 저장수단과, 수신된 일반 메시지들을 저장하는 소정개수의 일반 메시지 저장수단들과, 현재의 제어상태정보를 저장하는 제어상태 저장수단과 및 메시지가 긴급 메시지인지 일반 메시지인지를 구별하여 긴급 메시지이면 상기 긴급 메시지 저장수단에 저장하고 일반 메시지이면 상기 일반 메시지 저장수단에 저장하는 메시지의 수신 및 저장제어수단을 포함하는 데에 있으며, 그 다른 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 인터럽트 처리기의 인터럽트 처리 방법에 � ��어서, 인터럽트를 전송하는 인터럽트 버스가 유휴상태가 될 때까지 기다리는 제1과정과, 중재상태로서 송신측에서 상기 인터럽트 버스의 사용권을 얻는 제2과정과, 상기 인터럽트 버스를 통하여 전송되는 메시지의 수신처가 자신인지 아닌지의 여부에 따라 메시지를 수신하거나 상기 제1과정으로 진행하는 제3과정과, 상기 인터럽트 버스를 통하여 수신된 메시지가 긴급 메시지인지 일반 메시지인지의 종류에 따라 상기 수신된 메시지를 긴급 메시지 저장수단에 또는 일반 메시지 저장수단에 저장하는 제4과정 및 수신된 인터럽트에 대하여 오류정보를 포함하는 응답을 송신측에 인터럽트 버스를 통하여 회신하고, 무조건 상기 제2과정으로 진행하는 제5과정을 포함하는 데에 있으며, 그 또 다른 특징은, 인터럽트 처리기의 긴급 인터럽트 구동방법에 � �어서, 상기 인터럽트 처리기를 초기화하는 제1과정과, 상기 인터럽트 처리기가 중재상태인지, 긴급 인터럽트 신호가 구동되었는지 및 긴급 메시지가 저장되어 있는지를 판단하는 제2과정과, 상기 제2과정에서 상기 인터럽트 처리기가 중재상태이고 긴급 인터럽트 신호가 구동되지 않았고 긴급 메시지가 저장되어 있다고 판단되면, 긴급 인터럽트를 구동하고 나서 상기 제2과정으로 진행하는 제3과정 및 소정시간이 경과한 후, 긴급 인터럽트를 철회하는 제4과정을 포함하는 데에 있고, 그 또 다른 특징은, 인터럽트 처리기의 일반 인터럽트 구동 방법에 있어서, 상기 인터럽트 처리기를 초기화하는 제1과정과, 일반 인터럽트가 구동되었는지와 일반 메시지가 저장되어 있는지를 판단하는 제2과정과, 상기 제2과정에서 일반 인터럽트가 구동되지 않았고 일� �� 메시지가 저장되어 있다고 판단되면, 일반 인터럽트를 구동하고 나서 상기 제2과정으로 진행하는 제3과정 및 일반 인터럽트가 구동되어 있고 일반 인터럽트가 읽혀지면, 일반 인터럽트를 철회하는 제4과정을 포함하는 데에 있으며, 그 효과는 인터럽트를 2종류로 나누어 처리함으로써 보다 경제적으로 멀티프로세서 시스템을 운영하여 시스템의 속도를 종래보다 크게 증가시킨다는 데에 있다.
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公开(公告)号：KR100170493B1
公开(公告)日：1999-03-30
申请号：KR1019950047847
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: G06F15/16
CPC classification number: H04Q3/685 , G06F15/17393
Abstract: 본 발명은 다중 프로세서 시스템을 위한 논블록킹 결함허용 감마연결망에 관한 것으로서, 본 발명은 다중 프로세서 시스템내의 처리기들을 연결하는 다단계 상호연결망에 있어서, N개의 근원지 노드 각각에 연결되어 입력되는 데이터를 전송하는 N개의 이중 링크와, N개의 이중링크에서 전송된 데이터를 입출력하는 N개의 2×3 스위치소자로 구성된 첫번째 단(Stage 0)과, 첫번째 단(Stage 0)에서 출력된 데이터를 출력하는 N개의 3×4 스위치소자로 구성된 두번째 단(Stage 1)과, 두번째 단(Stage 1)에서 출력된 데이터를 세번째 단(Stage 2)에서 받아 마지막 전단(Stage n-1)까지 출력하기 위해 (n-2)×N개의 4×4 스위치소자로 구성된 마지막 전단(Stage n-1)과, 마지막 전단(Stage n-1)에서 출력된 데이터를 받아 출력하는 N개의 4×2 스위치소자로 구성된 마지막 단(Stage n)과, 마지막 단(Stage n)에서 출력된 데이터를 받아 출력하는 N개의 목적지 노드에 연결된 N개의 이중링크로 구성되어 다단계 상호연결망에서 다수의 근원지와 다수의 목적지 사이의 모든 경로를 동시에 설정하고, 큰 규모의 시스템 구성시 적은 비용으로 설계하여 상호연결망 내의 단일 스위치 결함이나 단일 링크결함을 허용할 수가 있는 것이다.
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公开(公告)号：KR1019980075789A
公开(公告)日：1998-11-16
申请号：KR1019970012105
申请日：1997-04-02
Applicant: 한국전자통신연구원
IPC: H04L12/24
Abstract: 본 발명은 여러개의 노드가 패킷 상호 연결망을 통하여 연결된 병렬 컴퓨터 시스템에서 상호 연결망의 라우터 제어에 관한 것으로, 별도의 프로세서를 사용하지 않고 전송 과정을 하드웨어적으로 직접 제어하여 라우터에게 연결망 제어 벡터를 신속하고 효과적으로 전송할 수 있으며, 소프트웨어 프로그램에 의한 동적 제어가 가능하여 메시지 전송 경로의 차단이나 연결 등의 다양한 라우터 제어를 유연성 있게 지원할 수 있는 연결망 제어 벡터 송신 제어기 및 그 제어 방법이 제시된다.
본 발명에 따른 연결망 제어 벡터 송신 제어기는 메시지 송신 인터페이스 내부에서 지역 버스에 대한 데이터 전송을 제어하는 지역 버스 제어기와 연결되고, 연결망 제어 벡터를 패킷화하여 출력 포트에 송신하는 출력 포트 제어기와 연결되며, 연결망 제어 레지스터를 내장하고 있어 프로세서로부터 전송 의뢰된 연결망 제어 벡터를 출력 포트를 통하여 송신하는 과정을 제어한다.-
公开(公告)号：KR100135927B1
公开(公告)日：1998-06-15
申请号：KR1019940030614
申请日：1994-11-21
Applicant: 한국전자통신연구원
Abstract: 본 발명은 다수개의 프로세서(CPU)가 버스를 통하여 메인 메모리에 연결된 다중 프로세서 시스템에 관한 것으로 특히, 각각의 프로세서 보드마다 독특한 기능을 수행하기 위한 중앙처리장치와, 어드레스 버스와 데이타 버스 및 제어 버스로 상기 중앙처리장치와 연결되어 상기 시스템 버스를 통하여 메인 메모리 액세스 동작을 수행하는 버스 정합부와, 상기 제어버스와 어드레스 버스에 연결되고 입력되는 어드레스와 제어 정보를 해독하여 메모리 액세스 사이클을 제어하는 소정갯수의 제어신호를 발생시키는 메모리 제어부와, 상기 데이타 버스를 통하여 상기 중앙처리장치와 연결되어 상기 메모리 제어부의 제어신호에 따라 데이타를 저장 또는 출력하는 레지스터 및 상기 레지스터에 저장되어 있는 데이타와 상기 데이타 버스를 통하여 입력되는 데 이타를 비교하여 상기 메모리 제어부에 입력하는 비교기를 포함하는 것을 특징으로 하는 다중 프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치를 제공하여 불필요한 동작의 수행을 방지할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019970029121A
公开(公告)日：1997-06-26
申请号：KR1019950045771
申请日：1995-11-30
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 프로세서들을 병렬로 연결하여 많은 량의 컴퓨터 작업을 처리하기 위한 대단위 병렬 처리 컴퓨터 시스템에서의 메모리에 관한 것으로 특히, 네트워크와 데이타의 송수신 기능을 수행하는 네트워크 인터페이스(1)에 연결되어 네트워크 인터페이스(1)를 통하여 송수신되는 DRAM 메모리(2)의 데이타를 일시 저장하는 네트워크 큐(20)와; 프로세서 노드 내부의 프로세서(P)들과 시스템 버스(P-Bus)로 연결되어 버스로의 접근을 위한 데이타를 저장하거나 전송하는 버스 큐(30); 및 프로세서 노드 내부의 일반적인 DRAM 제어로직과 연결되어 DRAM 접근을 요구하며, DRAM 메모리(2)과 연결된 데이타의 흐름을 두갈래로 나누어 마치 이중 포트를 가진 것처럼 동작하게 하고, 양쪽에서 발생되는 메모리 접근에 대한 중재를 하고 네트워크와 시스템 버스에 연결되는 각각의 큐(20,30)를 제어하는 이중 경로 제어기(10)를 포함하는 것을 특징으로 하는 병렬 컴퓨터 시스템에서의 메모리 제어장치를 제공하여 단일 포트의 DRAM을 듀얼 포트의 메모리 소자인 것처럼 사용할 수 있으므로 시스템의 설치비용을 절감할 수 있으며, 동시에 시스템의 성능을 향상시키는 효과가 있다.
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公开(公告)号：KR1019970019230A
公开(公告)日：1997-04-30
申请号：KR1019950030293
申请日：1995-09-15
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: 본 발명은 공유버스의 분산중재를 위한 부호화 자기중재방법에 관한 것으로서, 종래 기술에서 타임아웃 기법을 이용한 버스 중재방법은 모든 버스 요청기에서 연속적으로 버스를 요구하는 경우 또는 버스 요구가 매우 빈번하게 발생하는 경우에, 각 버스 요청기의 요구 대기시간에 상관없이 버스 요청기의 번호가 높은 버스 요청기의 요구는 거의 타임아웃 간격으로 버스를 사용하는 현상이 발생하고, 버스 요청기의 번호가 낮은 버스 요청기의 요구는 거의 기다림이 없는 상태에서 버스의 사용권을 얻는 왜곡현상이 발생할 수 있는 문제점이 있었다.
본 발명에서는 이런 문제점을 해결하기 위해 공유버스에 대해 단 하나만의 버스 요구가 있을 경우 해당 버스 요청기는 즉시 버스의 사용권을 얻도록 하고, 두 개 이상의 버스 요구가 있을 경우 가장 긴 대기시간을 갖는 버스 요청기가 중재에서 승자가 되어 버스 사용권을 얻도록 하며, 또한 두 개 이상의 버스 요청기에서 동일한 대기시간을 갖고 그 대기시간이 가장 긴 경우에는 버스 요청기의 번호가 낮은 요구부터 버스 사용권을 얻도록 함으로써 부호화 자기 중재에서의 기아현상을 제거하고 높은 공정성을 제공할 수가 있는 것이다.-
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公开(公告)号：KR1019960015586B1
公开(公告)日：1996-11-18
申请号：KR1019940012745
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: judging(27) whether the clock inputted to a multiprocessor interrupt requester(3) is a rising edge, and continuing to judge until the clock become a rising edge; judging(28) whether a transfer failure interrupt(TFINT) is not asserted and is in the state of CHECK, and in the state of transfer error and finite retry and retry out, and the transfer failure interrupt asserting is enabled if the clock is in rising edge; informing(29) a processor(1) of the transfer failure through a processor interface circuit(2); judging(30) whether TFINT signal is "1", and TMR(6) and CSR(7) is read; and cancelling by making TFINT signal "0" and returning to the step of (27) if the condition of judgement(30) is satisfied, and returning to the step of (27) if the condition of judgement(30) is not satisfied.
Abstract translation: 判断（27）输入到多处理器中断请求者（3）的时钟是否是上升沿，并且继续判断直到时钟变为上升沿; 判断（28）转移失败中断（TFINT）是否未被断言并处于CHECK状态，并处于传输错误和有限重试状态，并重试，如果时钟为 上升边缘 通过处理器接口电路（2）通知（29）所述传送失败的处理器（1）; 判断（30）TFINT信号是否为“1”，读取TMR（6）和CSR（7） 如果满足判断条件（30），则通过使TFINT信号“0”取消并返回步骤（27），并且如果不满足判断条件（30），则返回步骤（27）。
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