公开(公告)号：KR1020090061959A

公开(公告)日：2009-06-17

申请号：KR1020070128996

申请日：2007-12-12

Applicant: 한국전자통신연구원

Inventor： 정무경 ,  이재진 ,  이준영 ,  명남수 ,  박성모 ,  엄낙웅

IPC: G06F12/02 ,  G06F9/00 ,  G06F17/10

Abstract: An apparatus and a method thereof for dynamically assigning a heap memory in order to reduce cache and efficiently use the cache are provided to allocate the heap memory in an area which the cache miss occurs by using the cache miss prediction information. A cache miss prediction unit(310) calculates the cache miss probability of occurrence about each cache line within a cache(330) based on one of past cache access information an past cache miss information. A heap allocating unit(320) assigns the reserved cache line block in response to the heap memory assignment request of an application program(340) based on the cache miss probability of occurrence information calculated by the cache miss estimator of each cache line.

Abstract translation: 提供了一种用于动态分配堆存储器以减少高速缓存并有效地使用高速缓存的装置及其方法，以通过使用高速缓存未命中预测信息在高速缓存未命中的区域中分配堆存储器。 高速缓存未命中预测单元（310）基于过去的高速缓存未命中信息中的过去高速缓存访​​问信息中的一个计算高速缓存（330）内关于每个高速缓存行的高速缓存未命中概率。 基于由每个高速缓存行的高速缓存未命中估计器计算的出现信息的高速缓存未命中概率，堆分配单元（320）响应于应用程序（340）的堆存储器分配请求而分配保留的高速缓存行块。

公开(公告)号：KR100358172B1

公开(公告)日：2003-01-24

申请号：KR1019980048835

申请日：1998-11-14

Applicant: 한국전자통신연구원

Inventor： 임종원 ,  문재경 ,  배윤규 ,  이재진

IPC: H01L21/18

Abstract: PURPOSE: A method for forming ohmic contacts of a chemical semiconductor device is provided to acquire a linear current-voltage characteristic, low resistance and thermal stability from the ohmic contacts. CONSTITUTION: In processes for manufacturing chemical semiconductor devices, a III-Vgroup chemical semiconductor layer is prepared. Next, for ohmic contacts, a 1st palladium layer(5), a germanium layer(6), a 1st gold layer(7), a 2nd palladium layer(5) and a 2nd gold layer(7) are sequentially formed on the III-V group chemical semiconductor layer. Next, a metal heat treatment is performed. Thereby, the ohmic contacts has a linear current-voltage characteristic, low resistance and thermal stability.

Abstract translation: 目的：提供一种用于形成化学半导体器件的欧姆接触的方法，以从欧姆接触获得线性电流 - 电压特性，低电阻和热稳定性。 构成：在制造化学半导体器件的工艺中，准备III-V族化学半导体层。 接下来，在欧姆接触上，在III中依次形成第一钯层（5），锗层（6），第一金层（7），第二钯层（5）和第二金层（7） -V族化学半导体层。 接下来，进行金属热处理。 由此，欧姆接触具有线性电流 - 电压特性，低电阻和热稳定性。

公开(公告)号：KR1020010010343A

公开(公告)日：2001-02-05

申请号：KR1019990029163

申请日：1999-07-19

Applicant: 한국전자통신연구원

Inventor： 김민건 ,  강성원 ,  오응기 ,  이재진

IPC: H03G3/30

Abstract: PURPOSE: A gain controlled amplifier is provided to make a control width be wider and to prevent a degradation of a power characteristics using a two-stage active feedback circuit that uses a drain common field effect transistor. CONSTITUTION: An amplifier part(220) has the first input terminal(201) that inputs an exterior signal, the first to third capacitor(202,204,205) and the first and second field effect transistor(203,206). The amplifier part(220) amplifies and outputs the input signal with two-stage. A feedback part(230) has an output terminal to which the amplified signal is output and the second input terminal(209) which a bias is inputted to. The feedback part(230) has the forth and fifth capacitor(208,213) and the third field effect transistor(210) having a source and drain connected to a load(211,212). The feedback part(230) feedbacks a part of the signal output to the output terminal(207) to the amplifier part(220) when the high bias is inputted through the second input terminal(209).

Abstract translation: 目的：提供增益控制放大器，以使控制宽度更宽，并且可以使用使用漏极公共场效应晶体管的两级有源反馈电路来防止功率特性的劣化。 构成：放大器部分（220）具有输入外部信号的第一输入端（201），第一至第三电容（202,204,205）和第一和第二场效应晶体管（203,206）。 放大器部分（220）放大并输出具有两级的输入信号。 反馈部分（230）具有输出放大信号的输出端子和输入偏置的第二输入端子（209）。 反馈部分（230）具有第四和第五电容器（208,213），并且第三场效应晶体管（210）具有连接到负载（211,212）的源极和漏极。 当通过第二输入端子（209）输入高偏压时，反馈部分（230）将输出到输出端子（207）的信号的一部分反馈到放大器部分（220）。

公开(公告)号：KR100270581B1

公开(公告)日：2000-11-01

申请号：KR1019970066546

申请日：1997-12-06

Applicant: 한국전자통신연구원

Inventor： 김민건 ,  편광의 ,  이창석 ,  이재진

IPC: H01L29/70

CPC classification number: G05F3/247 ,  G05F3/245

Abstract: PURPOSE: A bias stabilizing circuit is provided to be capable of minimizing the current variations of amplification transistors caused by variations of device parameters which occur during the manufacturing of high-frequency integrated circuits, and caused by variations of supply voltage and temperature. CONSTITUTION: The bias stabilization circuit according to the present invention has an enhancement type reference voltage generation transistor(441) for generating a reference voltage having an amplification transistor(401), a constant current source to flow a constant current via the transistor(441) and a level shift and feedback circuit to shift voltage level of the constant current source and supply to gates of the transistors(441,401). That is, the constant current source is connected between the supply voltage Vcc and a first connection node K1, in which the constant current source has a depletion type transistor(443) and a resistor(442) connected in series thereto and the gate of the depletion type transistor(443) is connected to a node. The drain and source of the transistor(441) are connected between the first connection node and a ground. A level shift and feedback circuit is connected between a power supply and the ground and has a common drain transistor(444), resistors(445,446) which are connected to each other in series. A resistor(411) is connected between a second connection node, which is a connection node of the resistors(445,446), and the gate of the amplification transistor(401), wherein the second connection node is connected to a gate of the transistor(441). Also, the gate of the common drain transistor(444) is connected to the first connection node while a gate of the transistor(441) is connected to the second connection node.

Abstract translation: 目的：提供一种偏置稳定电路，以便能够最小化由高频集成电路制造过程中发生的器件参数的变化引起的放大晶体管的电流变化，并由电源电压和温度的变化引起。 构成：根据本发明的偏置稳定电路具有用于产生具有放大晶体管（401）的参考电压的增强型参考电压产生晶体管（441），经由晶体管（441）流过恒定电流的恒流源， 以及电平移位和反馈电路，以将恒定电流源的电压电平转换并提供给晶体管的栅极（441,401）。 也就是说，恒流源连接在电源电压Vcc和第一连接节点K1之间，其中恒流源具有耗尽型晶体管（443）和与串联连接的电阻（442）和第 耗尽型晶体管（443）连接到节点。 晶体管（441）的漏极和源极连接在第一连接节点和地之间。 电平移位和反馈电路连接在电源和地之间，并具有共同的漏极晶体管（444），彼此串联连接的电阻（445,446）。 电阻器（411）连接在作为电阻器（445,446）的连接节点的第二连接节点和放大晶体管（401）的栅极之间，其中第二连接节点连接到晶体管的栅极（ 441）。 此外，公共漏极晶体管（444）的栅极连接到第一连接节点，而晶体管（441）的栅极连接到第二连接节点。

公开(公告)号：KR100261305B1

公开(公告)日：2000-07-01

申请号：KR1019970069499

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 양전욱 ,  문재경 ,  오응기 ,  이재진 ,  편광의

IPC: H01L29/78

CPC classification number: H01L29/66856 ,  H01L29/812

Abstract: PURPOSE: A method for manufacturing a vertical channel transistor is provided to improve the characteristic of a gate by reducing the density of impurities at an area which makes contact with the gate. CONSTITUTION: A high density impurity area is formed by selectively implanting a high density dopant into a semiconductor substrate(11). After depositing an insulating layer on an entire surface of the semiconductor substrate(11), the insulating layer and the semiconductor substrate(11) are sequentially etched. Then, low density impurities are implanted to form a vertical channel layer(16) on the semiconductor substrate(11). In addition, low density impurities are implanted by using an ion implanting mask so as to form a drain area. An ohmic contact layer is selectively formed in the drain area after activating the dopant. Then, a gate metal is deposited on the etched substrate. An ohmic contact layer and a metal wiring(23) are formed on the source area.

Abstract translation: 目的：提供一种用于制造垂直沟道晶体管的方法，以通过降低与栅极接触的区域处的杂质密度来提高栅极的特性。 构成：通过将高密度掺杂剂选择性地注入到半导体衬底（11）中形成高密度杂质区域。 在半导体衬底（11）的整个表面上沉积绝缘层之后，依次蚀刻绝缘层和半导体衬底（11）。 然后，注入低密度杂质以在半导体衬底（11）上形成垂直沟道层（16）。 此外，通过使用离子注入掩模注入低密度杂质以形成漏极区域。 在激活掺杂剂之后，在漏极区域中选择性地形成欧姆接触层。 然后，在蚀刻的衬底上沉积栅极金属。 欧姆接触层和金属布线（23）形成在源极区域上。

公开(公告)号：KR1020000033136A

公开(公告)日：2000-06-15

申请号：KR1019980049841

申请日：1998-11-19

Applicant: 한국전자통신연구원

Inventor： 김민건 ,  강성원 ,  오응기 ,  이재진

IPC: H03D3/00

Abstract: PURPOSE: A single-balance active mixer os provided to decrease a power consumption and the area of chip by excepting the balun(balance/unbalance) circuit. CONSTITUTION: A single-balance active mixer comprises the parts of: a high-frequency single input terminal(201); an oscillating signal input terminal(205); output terminal(209) outputting intermediated frequency answered to the oscillating signal; a first and a second transistor in which gate stage is connect with high-frequency signal input terminal(201); a third transistor in which channel is connected between the output terminal and the oscillating signal input terminal; a fourth transistor in which channel is connected between the oscillating signal input terminal and the high frequency signal input terminal.

Abstract translation: 目的：提供单平衡有源混频器，以减少平衡/不平衡（平衡/不平衡）电路之外的功耗和芯片面积。 构成：单平衡有源混频器包括以下部分：高频单输入端（201）; 振荡信号输入端（205）; 输出终端（209），输出响应于振荡信号的中间频率; 第一和第二晶体管，其中栅极级与高频信号输入端（201）连接; 第三晶体管，其中通道连接在输出端和振荡信号输入端之间; 第四晶体管，其中通道连接在振荡信号输入端和高频信号输入端之间。

公开(公告)号：KR100249835B1

公开(公告)日：2000-03-15

申请号：KR1019970069504

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  양전욱 ,  이재진

IPC: H01L21/336

Abstract: 본 발명은 반도체 기판 상에 제1 유전막과 제2 유전막과의 두께 및 식각 선택비가 서로 다르며, 제2 유전막에 비해 매우 큰 식각 선택비를 갖는 제1 유전막으로 구성된 2중층 유전박막을 순차적으로 증착하고, 결과물 상에 미세 형상의 게이트 길이를 갖을 T-형 게이트의 뿌리(root) 형상에 상응하는 양성 감광막패턴을 형성하며, 상기 감광막 패턴을 마스크로 이용한 상기 2중층 유전막의 건식 식각을 통하여 선택 식각율에 비례한 크기를 갖는 제2 유전막의 개구부와 제1 유전막의 광폭식각부를 동시에 형성하고, T-형상 게이트의 머리부분과 반대의 형상을 갖으며 음의 기울기를 갖는형상반전 감광막 패턴을 마스크로 이용하여 게이트 금속을 증착하여 T-형상 게이트를 형성한다. 본 발명에 따르면, 2중층 유전체 박막의 선택 식각비를 이용하여 게이트 길이를 쉽게 조절함과 아울러 반도체 표면을 보호하며, 선택 식각율의 차이를 통한 측면식각(undercut)을 이용하여 소오스-게이트 사이의 기생 캐패시턴스를 줄일 수 있으며, 또한, 게이트 금속으로서 내화 금속을 사용하여 열적 안정성이 우수한 T-형상의 게이트를 형성할 수 있다.

公开(公告)号：KR100249818B1

公开(公告)日：2000-03-15

申请号：KR1019970071608

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 강성원 ,  이창석 ,  이재진 ,  편광의

IPC: H04B10/00

Abstract: 본 발명은 광전효과를 이용한 광게이트 트랜지스터를 이용하여 입사되는 여러가지 주파수의 광신호를 입력하여 그 주파수 차이에 해당하는 신호를 전기 신호로 출력할 수 있는 광 신호 혼합기에 관한 것으로, 현재의 광통신 기술에서 사용중인 광 신호는 그 사용 주파수가 수백 테라 헬츠 이상의 빛을 사용한다. 이러한 빛을 이용하기 위해서는 빛의 세기를 변조하여 광 신호를 발생시키고 광섬유를 통하여 장거리를 전송하게 된다. 이러한 광 신호를 다시 전기 신호로 변조하기 위해서는 여러 가지의 광 신호 검출기가 이용되는데 이러한 광 검출기의 신호를 전기적 신호로 변환하는 소자는 '광다이오드' 또는 '광트랜지스터' 가 대표적이다. 그러나 광의 변조 신호의 주파수가 크게 높아 지기 위해서는 수백 기가 헬츠 이상의 고속 동작 특성을 갖는 광 검출기가 필요하게 된다. 광게이트 트랜지스터(미국 특허: 5389796)는 Einstein에 의하여 창안된 '광전효과'를 이용하여 소자의 방출전극에서 입사되는 광에너지에 의하여 방출되는 전자를 수전전극으로 전송하여 전류를 구동하는 소자로 고속의 동작 특성을 갖는다. 본 특허는 광게이트 트랜지스터를 이용하여 입사되는 여러가지 주파수의 광신호를 입력하여 그 주파수 차이에 해당하는 신호를 전기 신호로 출력할 수 있는 광 신호 혼합기에 관한 것이다.

公开(公告)号：KR100238417B1

公开(公告)日：2000-01-15

申请号：KR1019970016711

申请日：1997-04-30

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  김해천 ,  이재진

IPC: H01L21/302

Abstract: 본 발명은 반도체 소자의 제조 공정에 사용되는 웨이퍼의 습식 식각용 홀더에 관한 것이다.
습식 식각용 홀더는 반도체 웨이퍼의 습식 식각공정에서 식각용액에 반도체 웨이퍼를 위치시키는데 사용되는 것으로, 종래의 습식 식각용 홀더는 상하위치에 따라 농도차가 있는 식각용액내에 반도체 웨이퍼를 수직으로 세워 위치하게 함으로써 반도체 웨이퍼의 상하위치별로 식각 속도의 차이가 생겨 웨이퍼 전체의 전기적 특성 균일도를 떨어뜨리는 문제점이 있었다.
이에 본 발명은 반도체 웨이퍼를 식각용액내에 수평방향으로 위치하게 하는 수평장착수단을 구비한 반도체 식각용 홀더를 안출하여 식각액의 상하위치에 따른 농도차이의 영향을 줄여 웨이퍼 공정 재현성과 특성 균일도 및 생산 수율 향상 효과를 얻을 수 있으며, 반도체 소자 제작 공정에 있어서 공정개선 및 원가 절감에 기여할 수 있게 하였다.

公开(公告)号：KR1019990050388A

公开(公告)日：1999-07-05

申请号：KR1019970069507

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이재진 ,  김민건 ,  편광의

IPC: H01L21/20

Abstract: 본 발명은 화합물 반도체로 MMIC(Microwave Monolithic Integrated Circuit)의 기판을 에피택셜 성장방법으로 형성함에 있어서, MMIC에서 요구하는 능동소자 구조의 에피택셜 기판을 제작한 후, 연속적으로 MMIC 수동소자를 제작하는데 필요한 금속층과 유전층을 형성하여 MMIC의 특성을 향상시킬 수 있는 단일 칩 MMIC용 에피택셜 기판 구조를 제공한다. 본 발명의 기판 구조는, 기판 위에서부터 1 마이크로미터 정도 두께의 완충층, 3000Å 두께의 활성층, 500Å 두께의 캡층을 차례로 형성하고, MMIC 수동소자 제작에 필요한 캐패시터(capacitor), 저항(resistor), 인덕터(inductor) 등에 요구되는 금속층 및 유전층을 연속적으로 성장실에서 증착한다. 본 발명의 기판 구조에 의하면, 에피택셜 기판과 금속과의 계면에 산화막이 형성되는 것을 방지하고, 에피택셜 방법에 따라 격자를 일치시키면서 결정 금속까지 제작함으로써 금속의 전기적 성질을 향상시킬 수 있을 뿐만아니라 계면의 전기적 성질도 향상시킬 수 있다.