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公开(公告)号：KR20210024380A
公开(公告)日：2021-03-05
申请号：KR1020190103818A
申请日：2019-08-23
Applicant: 한국전자통신연구원
IPC: H01L21/768 , H01L21/027 , H01L21/265 , H01L21/8234 , H01L29/45
CPC classification number: H01L21/76829 , H01L21/027 , H01L21/265 , H01L21/76859 , H01L21/76877 , H01L21/823418 , H01L21/823437 , H01L29/45 , H01L2924/01031
Abstract: 본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 기판의 제1 면 상에 식각 정지 패턴을 형성하는 단계; 상기 제1 면에 대향하는 상기 기판의 제2 면 상에 식각 공정을 수행하여, 상기 기판을 관통하여 상기 식각 정지 패턴을 노출하는 비아 홀을 형성하는 단계; 상기 비아 홀의 적어도 일부를 채우는 금속층을 형성하는 단계; 상기 기판의 상기 제1 면 상에 이온 주입 공정을 수행하여, 이온 주입된 영역을 형성하는 단계; 상기 이온 주입된 영역 및 상기 식각 정지 패턴 상에 오믹 전극을 형성하는 단계; 상기 기판의 상기 제1 면 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 게이트 전극 및 상기 오믹 전극 상에 소스/드레인 전극을 형성하는 단계를 포함하는 반도체 소자 제조방법에 관한 것이다.
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公开(公告)号：KR101758082B1
公开(公告)日：2017-07-17
申请号：KR1020130166516
申请日：2013-12-30
Applicant: 한국전자통신연구원
IPC: H01L29/66 , H01L29/47 , H01L21/02 , H01L21/283 , H01L21/321 , H01L29/20 , H01L29/778
CPC classification number: H01L21/3212 , H01L21/0254 , H01L21/283 , H01L21/28575 , H01L21/28581 , H01L29/2003 , H01L29/41766 , H01L29/452 , H01L29/66462 , H01L29/7786
Abstract: 본발명의질화물반도체소자의제조방법에관한것으로제 1 및제 2 질화물반도체층들이차례로적층된성장기판상에복수의전극들을형성하는것, 상기각각의전극들상에상부금속층들을형성하는것, 상기성장기판을제거하여상기제 1 질화물반도체층의하면을노출하는것 및상기노출된제 1 질화물반도체층의하면상에제 3 질화물반도체층및 하부금속층을차례로형성하는것을포함하는질화물반도체소자의제조방법이제공된다.
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公开(公告)号：KR1020140089052A
公开(公告)日：2014-07-14
申请号：KR1020130000317
申请日：2013-01-02
Applicant: 한국전자통신연구원
CPC classification number: H03F3/08 , H03G1/0047 , H03G1/0088 , H03G3/02 , H03G3/3084 , H03G11/02
Abstract: The present invention relates to a feedback amplifier. The feedback amplifier according to the present invention includes an amplification circuit unit which amplifies a burst packet signal inputted from an input terminal and outputs the amplified signal to an output terminal, a feedback circuit unit which is located between the input terminal and the output terminal and is controlled for applying a fixed resistance value to the signal outputted to the output terminal, a packet signal detecting unit which detects the peak of the burst packet signal from the output terminal and controls whether to apply the fixed resistance value, and a bias circuit unit which generates a bias voltage. The feedback circuit unit controls a gain by determining a feedback resistance value for changing the fixed resistance value according to at least one control signal and receiving a bias voltage.
Abstract translation: 本发明涉及一种反馈放大器。 根据本发明的反馈放大器包括：放大电路单元，其放大从输入端输入的突发分组信号，并将放大的信号输出到输出端;反馈电路单元，位于输入端和输出端之间;以及 被控制为对输出到输出端子的信号施加固定电阻值;分组信号检测单元，其检测来自输出端子的突发分组信号的峰值，并控制是否施加固定电阻值;偏置电路单元 其产生偏置电压。 反馈电路单元通过根据至少一个控制信号确定用于改变固定电阻值并接收偏置电压的反馈电阻值来控制增益。
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公开(公告)号：KR1020130066071A
公开(公告)日：2013-06-20
申请号：KR1020110132746
申请日：2011-12-12
Applicant: 한국전자통신연구원
CPC classification number: G02B1/005 , G02B1/02 , G03F7/0002
Abstract: PURPOSE: A photochromic photonic crystal structure and a manufacturing method of the same are provided to improve a photochromic property using an asymmetrical monomer. CONSTITUTION: A monomer includes a second layer greater than a first layer and a fourth layer that is greater than a third layer. The second and fourth layers include a horizontal unit extended to a horizontal direction. An asymmetrical monomer is repeatedly arranged on the substrate leaving a fixed gap to a first direction which is a horizontal direction of the substrate and is stacked to a second direction which is perpendicular to the first direction.
Abstract translation: 目的：提供光致变色光子晶体结构及其制造方法，以提高使用不对称单体的光致变色性能。 构成：单体包括大于第一层的第二层和大于第三层的第四层。 第二层和第四层包括向水平方向延伸的水平单元。 不对称单体重复地布置在基板上，留下与基板的水平方向相对的第一方向的固定间隙，并且与第一方向垂直的第二方向堆叠。
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公开(公告)号：KR1020130031776A
公开(公告)日：2013-03-29
申请号：KR1020120077726
申请日：2012-07-17
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7783 , H01L29/2003 , H01L29/402 , H01L29/404 , H01L29/66462
Abstract: PURPOSE: A power semiconductor device and a fabrication method thereof are provided to increase the break down voltage. CONSTITUTION: A source electrode(303) and a drain electrode(305) are formed on a substrate(301). A dielectric layer(307) is formed between the source electrode and the drain electrode. A field plate(311) is formed on the dielectric layer. A metal connects the field plate to the source electrode.
Abstract translation: 目的：提供功率半导体器件及其制造方法以增加击穿电压。 构成：在基板（301）上形成源电极（303）和漏电极（305）。 在源电极和漏电极之间形成电介质层（307）。 在电介质层上形成场板（311）。 金属将场板连接到源电极。
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Patent Agency Ranking
公开(公告)号：KR101094359B1
公开(公告)日：2011-12-15
申请号：KR1020080118553
申请日：2008-11-27
Applicant: 한국전자통신연구원
Abstract: 본 발명의 고주파 증폭기는, 공핍형 전계효과 트랜지스터를 통해 고주파 신호를 증폭하는 증폭회로, 입력된 고주파 신호를 상기 공핍형 전계효과 트랜지스터에 정합시키는 입력 정합회로, 상기 증폭된 신호를 정합하여 출력하는 출력 정합회로, 그리고 상기 공핍형 전계효과 트랜지스터의 소오스로 양의 전압을 인가하여 상기 공핍형 전계효과 트랜지스터의 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 바이어스 회로를 포함한다.
증폭기, 공핍형 FET, 바이어스-
公开(公告)号：KR100849926B1
公开(公告)日：2008-08-04
申请号：KR1020070021795
申请日：2007-03-06
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명은 티형 게이트 전극을 갖는 부정형 고 전자 이동도 트랜지스터 제조 방법에 관한 것으로서, 에피 성장층이 성장된 기판 상에 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극이 형성된 상기 기판 전면에 보호막을 형성하는 단계; 상기 보호막 상에 제1 감광막을 형성한 후, 마스크 패턴을 이용하여 상기 기판의 상부가 노출되도록 상기 제1 감광막과 상기 보호막을 패터닝하는 단계; 상기 보호막 상에 남아있는 상기 제1 감광막을 제거한 후, 상기 기판 전면에 상기 보호막 패턴 폭보다 적은 미세 패턴을 갖는 제2 감광막을 형성하는 단계; 상기 미세 패턴을 이용하여 상기 남겨진 보호막을 식각한 후, 상기 제2 감광막을 제거하는 단계; 상기 기판 전면에 다층 구조의 제3 감광막을 형성한 후, 티자 형태의 게이트 전극이 형성되도록 상기 제3 감광막을 패터닝하는 단계; 상기 미세 패턴으로 식각된 상기 보호막을 통해 상기 기판의 상부를 식각하여 상기 기판 상면에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 기판 전면에 게이트 전극용 금속을 증착한 후, 상기 제3 감광막 및 상기 게이트 전극용 금속을 제거하여 상기 리세스를 통해 상기 기판과 연결되는 티자형 게이트 전극을 형성하는 단계를 포함한다. 이에 따라, 게이트 전극의 안정성을 향상시키고 소자의 활성영역을 보호하며, 티형 게이트의 다리 영역에만 보호막이 남게 하여 기생 캐패시턴스를 감소시킬 수 있다. 또한, 게이트 리세스 식각시 건식 식각 방법을 이용함으로써, 게이트 미세 선폭을 유지하고, 소스 저항을 감소시키고, 게이트-소스 및 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있다.
부정형 고 전자 이동도 트랜지스터, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성 이온 식각, 유도 결합 플라즈마-
公开(公告)号：KR1020080052138A
公开(公告)日：2008-06-11
申请号：KR1020070025080
申请日：2007-03-14
Applicant: 한국전자통신연구원
Abstract: A super-high frequency module having a converter for improving a millimeter-wave band transmission characteristic is provided to minimize an impedance change and discordance of a field component between a microstrip transmission line and a CBCPW(Conductor Backed Coplanar Waveguide) transmission line. A super-high frequency module includes a converter(40) between a microstrip transmission line(10) and a CBCPW transmission line(50) when the microstrip transmission line and the CBCPW transmission line are connected to each other through a bonding wire(30). The converter relieves an impedance change due to the bonding wire and a sudden change of a field component between the two transmission lines. The converter includes a bonding pad(40P) for connection to the bonding wire and a signal line(40S) for signal transmission between the two transmission lines.
Abstract translation: 提供了具有用于提高毫米波段传输特性的转换器的超高频模块，以最小化微带传输线和CBCPW（导体背面共面波导）传输线之间的场分量的阻抗变化和不一致。 当微带传输线和CBCPW传输线通过接合线（30）彼此连接时，超高频模块包括微带传输线（10）和CBCPW传输线（50）之间的转换器（40） 。 该转换器消除了由于接合线引起的阻抗变化和两条传输线之间的场分量的突然变化。 转换器包括用于连接到接合线的接合焊盘（40P）和用于在两个传输线之间进行信号传输的信号线（40S）。
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公开(公告)号：KR1020070061074A
公开(公告)日：2007-06-13
申请号：KR1020060041854
申请日：2006-05-10
Applicant: 한국전자통신연구원
IPC: H01L27/04 , H01L27/088
CPC classification number: H03F3/193 , H03F1/3205 , H03F2200/186 , H03F2200/543
Abstract: A power device having a connective structure for compensating a reactance element is provided to improve attenuation of gain and output power due to degradation of a transistor. A plurality of transmission lines have parallel-trapezoidal structure and include input transmission lines(101-108) and output transmission lines(121-128) facing edges in a diagonal direction. A plurality of transistors(110,113,116,119) are connected in parallel to each other by the transmission lines. A plurality of via holes(109,111,112,114,115,117,118,120) are formed at both sides of the transistors to radiate the heat of the transistors to the outside.
Abstract translation: 提供具有用于补偿电抗元件的连接结构的功率器件，以改善由于晶体管的劣化引起的增益和输出功率的衰减。 多个传输线具有平行梯形结构，并且包括在对角线方向上面向边缘的输入传输线（101-108）和输出传输线（121-128）。 多个晶体管（110,113,116,119）通过传输线彼此并联连接。 在晶体管的两侧形成多个通孔（109,111,112,114,115,117,118,120），以将晶体管的热量散发到外部。
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公开(公告)号：KR100647459B1
公开(公告)日：2006-11-23
申请号：KR1020050114565
申请日：2005-11-29
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: A method for fabricating a T-type or gamma-type gate electrode is provided to form a step-type hole on an insulation layer easily and stably wherein the upper part of the hole has a width greater than that of the lower part of the hole, by using a photoresist layer having different sensitivity. A first insulation layer(140) is deposited on a semiconductor substrate(100). At least two photoresist layers having different sensitivity are coated on the first insulation layer and are patterned to have openings with different sizes. The first insulation layer is etched by using the photoresist layers as an etch mask to form a step-type hole(175) in which a part of the hole adjacent to the substrate is narrower than the upper part of the hole. After a photoresist layer is formed on the first insulation layer, an opening is formed in a manner that the photoresist layer has a T-type or gamma-type gate head pattern. A gate recess process is performed on the gate pattern. Gate metal(195) is deposited on the gate pattern, and the photoresist layers are removed. The thickness of the first insulation layer is adjusted to control the height of the leg of the gate.
Abstract translation: 提供一种用于制造T型或γ型栅电极的方法，以在绝缘层上容易且稳定地形成阶梯型孔，其中孔的上部的宽度大于孔的下部的宽度 通过使用具有不同灵敏度的光致抗蚀剂层。 第一绝缘层（140）沉积在半导体衬底（100）上。 具有不同灵敏度的至少两个光致抗蚀剂层被涂覆在第一绝缘层上并被图案化以具有不同尺寸的开口。 通过使用光致抗蚀剂层作为蚀刻掩模来蚀刻第一绝缘层以形成台阶型孔（175），其中邻近基板的孔的一部分比孔的上部窄。 在第一绝缘层上形成光致抗蚀剂层之后，以光致抗蚀剂层具有T型或伽马型栅极头图案的方式形成开口。 在栅极图案上执行栅极凹陷处理。 栅极金属（195）沉积在栅极图案上，并且去除光致抗蚀剂层。 调节第一绝缘层的厚度以控制门的腿的高度。
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