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Patent Agency Ranking
公开(公告)号：KR1020110067674A
公开(公告)日：2011-06-22
申请号：KR1020090124366
申请日：2009-12-15
Applicant: 한국전자통신연구원
CPC classification number: H04N19/436 , H04N19/44 , G06F9/3885 , G06F9/382 , G06F12/0835 , G06F13/36 , H04N19/48
Abstract: PURPOSE: A pipelined decoding apparatus and a method based on parallel processing are provided to increase the performance of decoding by enabling the mass data transmission to be pipelined while executing parallel processing in a macro-block unit. CONSTITUTION: A bit stream processor(301) performs a context-adaptive variable length adaptive coding(CAVLC) to the compressed bit stream, and then decodes macro-block header and coefficients. A parallel processing array processor(303) processes inverse quantization, inverse transformation and movement compensation operation for the macro blocks in parallel using the decoded macro block header / count values. A sequential processing processor(304) processes an intra prediction and deblocking filter operation for the macro blocks in sequence.
Abstract translation: 目的：提供一种流水线解码装置和基于并行处理的方法，以通过在宏块单元中执行并行处理时使质量数据传输被流水线化来提高解码性能。 构成：比特流处理器（301）对压缩比特流执行上下文自适应可变长度自适应编码（CAVLC），然后解码宏块头部和系数。 并行处理阵列处理器（303）使用解码的宏块头/计数值并行处理宏块的逆量化，逆变换和移动补偿操作。 顺序处理处理器（304）按顺序处理宏块的帧内预测和去块滤波操作。
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公开(公告)号：KR1020110065057A
公开(公告)日：2011-06-15
申请号：KR1020090121888
申请日：2009-12-09
Applicant: 한국전자통신연구원
CPC classification number: G06K9/00664 , G06K9/00791 , G06K9/6807
Abstract: PURPOSE: A location information based video recognition apparatus is provided to extract only a video recognition learning information about an object and compare the extracted information with neighboring information. CONSTITUTION: A GPS receiving unit(200) receives a current location information. A neighbor image information acquisition unit(100) acquires neighboring video data. An image recognizing and learning information selector(400) selects video recognition learning information related with the current location property from an image recognizing and learning information database(330). Based on the selected image recognizing and learning information, an image recognition processor(500) performs the acquired neighboring video data.
Abstract translation: 目的：提供基于位置信息的视频识别装置，仅提取关于对象的视频识别学习信息，并将提取的信息与相邻信息进行比较。 构成：GPS接收单元（200）接收当前位置信息。 相邻图像信息获取单元（100）获取邻近的视频数据。 图像识别和学习信息选择器（400）从图像识别和学习信息数据库（330）中选择与当前位置属性相关的视频识别学习信息。 基于所选择的图像识别和学习信息，图像识别处理器（500）执行所获取的邻近视频数据。
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公开(公告)号：KR100935858B1
公开(公告)日：2010-01-07
申请号：KR1020070125348
申请日：2007-12-05
Applicant: 한국전자통신연구원
IPC: G06F7/57
CPC classification number: G06F7/57 , G06F7/5324 , G06F7/5338
Abstract: 본 발명은 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서에 관한 것으로서, 특히 가산기를 공유함으로써 명령어(Instruction)에 따라 덧셈 연산 또는 곱셈 연산을 수행할 수 있는 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서에 관한 것이다. 본 발명에 따른 재구성 가능한 산술연산기는 승수를 인코딩하는 부스 인코더; 상기 인코딩된 승수 및 피승수에 기반하여 복수의 부분곱을 생성하는 부분곱 생성기; 상기 복수의 부분곱을 제 1 부분합 및 제 2 부분합으로 압축하는 웰러스 트리 회로; 선택신호에 따라 상기 제 1 부분합 및 제 1 덧셈 입력 중 하나를 선택하여 출력하는 제 1 먹스; 상기 선택신호에 따라 상기 제 2 부분합 및 제 2 덧셈 입력 중 하나를 선택하여 출력하는 제 2 먹스; 및 상기 제 1 먹스의 출력 및 상기 제 2 먹스의 출력을 이용하여 덧셈 연산을 수행하고 연산 결과를 출력하는 캐리 전파 가산기로 구성된다. 본 발명은 명령어에 따라 가산기 또는 곱셈기로 동작할 수 있는 산술연산기를 제공함으로써, 프로세서의 하드웨어 활용도를 높일 수 있다.
데이터패스, 산술연산기, 프로세서-
公开(公告)号：KR1020080052224A
公开(公告)日：2008-06-11
申请号：KR1020070054309
申请日：2007-06-04
Applicant: 한국전자통신연구원
CPC classification number: G06F9/30036
Abstract: An SIMD(Single Instruction Multiple Data) parallel processor capable of performing an SIMD, an SISD(Single Instruction Single Data), a row and a column operation is provided to adapt efficiently instruction level parallelism by performing the SIMD, the SISD, the row and the column operation respectively according to an application field, and to have better usability, efficiency and flexibility. An SIMD parallel processor includes plural processing units connected to one another. Each processing unit includes an instruction register, an instruction decoder, a register file selection circuit, a function unit and an LSU(Load Store Unit). The instruction register stores instructions inputted via an instruction bus. The instruction decoder decodes the instructions stored by the instruction decoder, and generates a control signal for selecting one among the SIMD, the SISD, the row and the column operation in correspondence with the decoded instructions. The register file selection circuit enables a register file to be matched with the control signal and is operated for transferring data of the enabled register file to an internal output bus of the enabled register file. The function unit processes the data transferred via the internal output bus in response to the control signal. The LSU controls data IO with an external device connected to a data bus and the register file in response to the control signal.
Abstract translation: 提供能够执行SIMD，SISD（单指令单数据），行和列操作的SIMD（单指令多数据）并行处理器，以通过执行SIMD，SISD，行和 列操作分别根据应用领域，并具有更好的可用性，效率和灵活性。 SIMD并行处理器包括彼此连接的多个处理单元。 每个处理单元包括指令寄存器，指令解码器，寄存器文件选择电路，功能单元和LSU（加载存储单元）。 指令寄存器存储通过指令总线输入的指令。 指令译码器对由指令解码器存储的指令进行解码，并根据解码指令产生用于选择SIMD，SISD，行和列操作中的一个的控制信号。 寄存器文件选择电路使得寄存器文件与控制信号匹配，并且被操作用于将启用的寄存器文件的数据传送到使能的寄存器堆的内部输出总线。 功能单元响应于控制信号处理经由内部输出总线传送的数据。 LSU通过连接到数据总线的外部设备和寄存器文件来控制数据IO，以响应控制信号。
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公开(公告)号：KR100806284B1
公开(公告)日：2008-02-22
申请号：KR1020060043744
申请日：2006-05-16
Applicant: 한국전자통신연구원
CPC classification number: G06F1/3203 , G06F1/3287 , G06F1/3293 , G06F1/3296 , Y02D10/122 , Y02D10/171 , Y02D10/172 , Y02D50/20
Abstract: 본 발명은 고에너지 효율 프로세서 구조(Processor Architecture for High Energy Efficiency)에 관한 것으로, 특히, 고에너지 효율을 위해 2 단계 동적 전압 스케일링(DVS) 과 슬립 모드를 적용하여 내장형 프로세서(Embedded Processor)의 전원전압과 동작 활성화를 명령어(Instruction)에 의해 동적으로 제어하여 소비 전력을 줄이면서도 성능의 저하를 방지할 수 있는 특징이 있다.
본 발명의 고효율 프로세서는, 외부에서 인가되는 명령어에 따른 연산을 수행하기 위한 펑션 유닛블록; 외부 장치와 데이터 통신을 수행하기 위한 하나 이상의 페리퍼럴 유닛블록; 상기 입력된 명령어를 해석하고, 해석된 명령어 실행에 필요한 상기 펑션 유닛블록 및 상기 페리퍼럴 유닛블록의 동작 모드를 결정하기 위한 명령어 해석부; 상기 펑션 유닛블록의 동작 모드에 따라 다른 레벨의 전원전압을 상기 펑션 유닛블록으로 인가하기 위한 펑션 유닛블록 구동부; 및 상기 페리퍼럴 유닛블록의 동작 모드에 따라 다른 레벨의 전원전압을 상기 페리퍼럴 유닛블록으로 인가하기 위한 페리퍼럴 유닛블록 구동부를 포함한다.
DVS, 고효율 프로세서, 슬립 모드, 동적 전압 스케일링, 병렬 처리
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