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公开(公告)号：KR1020130101369A
公开(公告)日：2013-09-13
申请号：KR1020120022466
申请日：2012-03-05
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/792 , H01L27/11582 , H01L29/4234 , H01L29/513 , H01L29/66833 , H01L29/7926 , H01L27/0688
Abstract: PURPOSE: A non-volatile memory device and a manufacturing method thereof are provided to increase the degree of integration by arranging unit memory cells in a vertical direction. CONSTITUTION: A first interlayer dielectric and a second interlayer dielectric are alternately laminated. A gate pattern is arranged between the first interlayer dielectric and the second interlayer dielectric. A channel pattern (115) passes through the first interlayer dielectric and the second interlayer dielectric. A trapping layer (122) is arranged between the gate pattern and the channel pattern. A charge diffusion barrier layer (150) is arranged between the channel pattern and the second interlayer dielectric.
Abstract translation: 目的：提供非易失性存储器件及其制造方法，以通过在垂直方向上布置单元存储单元来增加积分度。 构成：交替层叠第一层间电介质和第二层间电介质。 栅极图案布置在第一层间电介质和第二层间电介质之间。 通道图案（115）穿过第一层间电介质和第二层间电介质。 捕获层（122）布置在栅极图案和沟道图案之间。 电荷扩散阻挡层（150）布置在沟道图案和第二层间电介质之间。
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公开(公告)号：KR1020120026881A
公开(公告)日：2012-03-20
申请号：KR1020100089058
申请日：2010-09-10
Applicant: 삼성전자주식회사
IPC: H01L27/10 , H01L27/115 , H01L21/8247
CPC classification number: H01L27/11578 , H01L27/11565 , H01L27/11568 , H01L27/11573 , H01L27/11582 , H01L27/0688
Abstract: PURPOSE: Three dimensional semiconductor memory devices are provided to perform easily a planarization process of 3D semiconductor memory device by forming a first vertical type activity patterns more than a second vertical type activity patterns. CONSTITUTION: A first laminate structure(115) comprises a first insulting pattern(105) and a first gate pattern(110). A plurality of first vertical type activity patterns(130) passes through the first laminate structure. A first data store film(125) is formed between the sidewall and the first insulating pattern(105) of the first vertical type activity pattern. A second laminate structure(215) comprises a second insulating pattern(205) and a second gate pattern(210). A plurality of second vertical type activity patterns(230) passes through the second laminate structure.
Abstract translation: 目的：提供三维半导体存储器件，以通过形成多于第二垂直类型活动图案的第一垂直类型活动图案来容易地执行3D半导体存储器件的平坦化处理。 构成：第一层压结构（115）包括第一绝缘图案（105）和第一栅极图案（110）。 多个第一垂直型活动图案（130）穿过第一层压结构。 第一数据存储膜（125）形成在第一垂直型活动图案的侧壁和第一绝缘图案（105）之间。 第二层压结构（215）包括第二绝缘图案（205）和第二栅极图案（210）。 多个第二垂直型活动图案（230）穿过第二层压结构。
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公开(公告)号：KR1020110053798A
公开(公告)日：2011-05-24
申请号：KR1020090110473
申请日：2009-11-16
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1068 , G11C2029/0411 , G11C16/22 , G11C16/00
Abstract: PURPOSE: A flash memory device and a memory system including the same are provided to improve the reliability of security data by programming security data with a wafer level and a package level. CONSTITUTION: In a flash memory device and a memory system including the same, a row decoder circuit(1200) selects and drives the rows of a memory cell array(1100). A voltage generating circuit(1300) is controlled by a control logic(1600). The generated voltages are supplied to the memory cell array. A reading / write circuit(1400) reads data from the selected memory cells. An input-output circuit(1500) interfaces data between the read/write circuit and an external device.
Abstract translation: 目的：提供一种闪存设备和包括该闪存设备的存储器系统，以通过利用晶片级和封装级编程安全数据来提高安全数据的可靠性。 构成：在闪速存储器件和包括其的存储器系统中，行解码器电路（1200）选择并驱动存储单元阵列（1100）的行。 电压发生电路（1300）由控制逻辑（1600）控制。 所产生的电压被提供给存储单元阵列。 读/写电路（1400）从所选存储单元读取数据。 输入 - 输出电路（1500）在读/写电路和外部设备之间接口数据。
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公开(公告)号：KR1020100061017A
公开(公告)日：2010-06-07
申请号：KR1020080119886
申请日：2008-11-28
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/42324 , H01L21/28273 , H01L21/28282 , H01L29/4234
Abstract: PURPOSE: A semiconductor device and a fabrication method thereof are provided to improve an erase operation of a flash memory device by reducing an electron back-tunneling due to electric filed at the edge of a conductive pattern. CONSTITUTION: A first dielectric pattern(5a), a data storage pattern(10a), and a second dielectric pattern(15a) are successively laminated on a semiconductor substrate(1). A first conductive pattern(20b) is formed on the second dielectric pattern. The second conductive pattern(25a) is formed on the first conductive pattern. The second conductive pattern has the width bigger than the first conductive pattern. The second dielectric pattern has the width bigger than the first conductive pattern. The first and second conductive patterns comprise different conductive material films.
Abstract translation: 目的：提供半导体器件及其制造方法，以通过减少由导电图案的边缘处的电场引起的电子反向隧穿来改善闪存器件的擦除操作。 构成：在半导体衬底（1）上依次层叠第一电介质图案（5a），数据存储图案（10a）和第二电介质图案（15a）。 第一导电图案（20b）形成在第二电介质图案上。 第二导电图案（25a）形成在第一导电图案上。 第二导电图案的宽度大于第一导电图案。 第二电介质图案的宽度大于第一导电图案。 第一和第二导电图案包括不同的导电材料膜。
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公开(公告)号：KR1020090091560A
公开(公告)日：2009-08-28
申请号：KR1020080016898
申请日：2008-02-25
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11568 , H01L27/11521 , H01L21/28141 , H01L21/28273 , H01L21/28282 , H01L21/31051 , H01L21/76224
Abstract: A flash memory device and a manufacturing method thereof are provided to prevent the variation of threshold voltage due to the program of the adjacent memory cell by electrically shielding the respective stored electric charge in the charge storage layer. An active area(112) is defined by an element isolation film(124) and is extended to the first direction. A gate electrode line(170) is extended to the second direction intersecting with the first direction on the substrate. A charge trapping layer(152) is interposed between the active area and the gate electrode line. An edge(116) of the active area contacting with the element isolation film is the round shape. The first insulating layer(140) is interposed between the active area and the charge trapping layer. The second insulating layer(160) is interposed between the charge trapping layer and the gate electrode line.
Abstract translation: 提供一种闪速存储器件及其制造方法，以通过电屏蔽电荷存储层中各自存储的电荷来防止由于相邻存储单元的程序引起的阈值电压的变化。 有源区域（112）由元件隔离膜（124）限定并且延伸到第一方向。 栅极电极线（170）延伸到与基板上的第一方向交叉的第二方向。 电荷捕获层（152）介于有源区和栅电极线之间。 与元件隔离膜接触的有源区域的边缘（116）是圆形。 第一绝缘层（140）介于有源区和电荷捕获层之间。 第二绝缘层（160）介于电荷俘获层和栅电极线之间。
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Patent Agency Ranking
公开(公告)号：KR1020090047775A
公开(公告)日：2009-05-13
申请号：KR1020070113796
申请日：2007-11-08
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11568 , H01L21/28273 , H01L21/28282 , H01L27/11521
Abstract: 본 발명은 비휘발성 기억 소자를 제공한다. 이 소자는 반도체 기판 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 전하 저장막, 전하 저장막 상에 형성된 블로킹 절연막, 및 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하되, 블로킹 절연막은 연속적으로 적층된 제1 블로킹 절연막, 제2 블로킹 절연막, 및 제3 블로킹절연막을 포함하되, 제 2 블로킹 절연막의 에너지 밴드갭은 제1 블로킹 절연막 및 제3 블로킹 절연막의 에너지 밴드갭 보다 크다.
Flash 메모리, 전하저장막, 블로킹 절연막-
公开(公告)号：KR1020080041041A
公开(公告)日：2008-05-09
申请号：KR1020060109128
申请日：2006-11-06
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , B82Y10/00
CPC classification number: H01L27/11546 , H01L27/105 , H01L27/11526 , H01L27/11568 , H01L29/518 , H01L29/78 , H01L21/28273
Abstract: An NVM(non-volatile memory) device is provided to avoid an increase of interfacial resistance caused by non-ohmic contact by forming an ohmic layer only in a peripheral circuit region. A semiconductor substrate(100) is prepared which has a cell region and a peripheral circuit region. A cell gate(130) is formed in the cell region. A peripheral circuit gate(120L,120H) is formed in the peripheral circuit region. The cell gate includes a charge storage insulation layer, a gate electrode and a conductive layer(128L,128H) that are sequentially formed on the semiconductor substrate. The peripheral circuit gate includes a gate insulation layer(122L,122H), a semiconductor layer(124L,124H), an ohmic layer(126L,126H) and the conductive layer that are sequentially formed on the semiconductor substrate. The charge storage insulation layer can include a tunnel insulation layer, a charge storage layer and a blocking insulation layer.
Abstract translation: 提供NVM（非易失性存储器）器件，以避免仅在外围电路区域中形成欧姆层而引起的由非欧姆接触引起的界面电阻的增加。 准备具有单元区域和外围电路区域的半导体基板（100）。 在单元区域中形成单元栅极（130）。 外围电路栅极（120L，120H）形成在外围电路区域中。 电池栅极包括依次形成在半导体衬底上的电荷存储绝缘层，栅电极和导电层（128L，128H）。 外围电路栅极包括依次形成在半导体衬底上的栅绝缘层（122L，122H），半导体层（124L，124H），欧姆层（126L，126H）和导电层。 电荷存储绝缘层可以包括隧道绝缘层，电荷存储层和阻挡绝缘层。
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公开(公告)号：KR100706249B1
公开(公告)日：2007-04-12
申请号：KR1020050054687
申请日：2005-06-23
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/115 , H01L27/11521
Abstract: 핀형 활성영역이 구비된 비휘발성 기억 장치 및 그 제조방법을 제공한다. 이 장치는 소오스 영역 및 드레인 영역이 형성된 핀형 활성영역의 측벽에 측벽부 보호막이 형성되어 소오스 영역 및 드레인 영역에 연결된 배선층과 활성영역 하부 측벽이 연결되는 것을 방지하여 배선층으로부터 기판으로 전하가 누설되는 것을 막을 수 있다. 활성영역의 측벽에 형성된 측벽부 보호층은 소자분리막으로 형성하거나, 소자분리막 상에 층간절연막에 대하여 식각선택성을 가지는 절연막을 활성영역의 측벽을 덮도록 형성할 수 있다.
FinFET, 전하누설, 측벽보호-
公开(公告)号：KR1020060100962A
公开(公告)日：2006-09-22
申请号：KR1020050021943
申请日：2005-03-16
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , B82Y10/00
CPC classification number: H01L27/105 , B82Y10/00 , H01L21/823462 , H01L27/0629 , H01L27/11526 , H01L27/11546 , H01L27/11568
Abstract: 비휘발성 메모리 장치의 형성 방법 및 이에 의해 형성된 비휘발성 메모리 장치를 제공한다. 이 방법은 셀 게이트 전극을 정의하는 마스크가 상기 저항 소자 영역을 노출시키므로, 상기 셀 게이트 전극을 형성하는 공정에서 상기 저항 소자의 상부에 위치하는 금속을 함유할 수 있는 도전막이 제거되어 저항 소자 상부의 금속함유막을 제거하기 위한 마스크를 따로 제작할 필요가 없어 공정을 단순화하는 것을 특징으로 한다. 또한 상기 방법에 의해 형성된 비휘발성 메모리 장치를 살펴보면, 게이트 전극은 금속함유막을 구비하여 소자의 속도를 향상시킬 수 있으며 저항 소자는 불순물이 도핑된 폴리실리콘으로 이루어져 불순물의 도핑 농도를 조절함으로써 저항을 용이하게 조절할 수 있는 것을 특징으로 한다.
비휘발성 메모리 장치-
公开(公告)号：KR100615098B1
公开(公告)日：2006-08-22
申请号：KR1020050001329
申请日：2005-01-06
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
Abstract: 부유게이트형 비휘발성 메모리 셀를 제공한다. 상기 부유게이트형 비휘발성 메모리 셀은 반도체기판 상에 형성되는 터널 절연막을 구비한다. 상기 터널 절연막 상에 차례로 적층된 부유게이트 및 제어게이트 전극이 제공된다. 상기 부유게이트 및 상기 제어게이트 전극 사이에 개재되고 상기 부유게이트의 전도대에 대하여 2.0 eV 보다 높은 전도대 에너지 장벽을 갖는 하부 유전막이 제공된다. 상기 하부 유전막 및 상기 제어게이트 전극 사이에 개재되고 상기 제어게이트 전극의 가전자대에 대하여 3.0 eV보다 높은 가전자대 에너지 장벽을 갖는 상부 유전막이 제공된다.
고유전율, 누설전류, 리텐션, 에너지 장벽, 부유게이트
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