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公开(公告)号：KR100190052B1
公开(公告)日：1999-06-01
申请号：KR1019960025221
申请日：1996-06-28
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 신규한 반도체장치의 제조방법이 개시되어 있다. 반도체기판 상에 하드 마스크층을 형성한 후, 이를 이용하여 상기 반도체기판을 소정깊이로 식각함으로써 트렌치를 형성한다. 상기 결과물 전면에 제1트렌치 필링물질층을 형성한다. 전면 에치백 공정을 실시하여 하지막을 선택적으로 노출시킨다. 상기 결과물 전면에 하지의존성을 갖는 제2트렌치 필링물질층을 형성한다. 화학기계폴리싱(CMP)공정을 실시하여 글로벌 평탄화를 달성하면서 얕은 트렌치 소자분리영역을 형성한다. 하지막의 재질에 따라 그 증착속도가 달라지는 막질을 사용하여 액티블 영역과 트렌치 영역에서의 증착두께를 달리함으로써, 글로벌 평탄화를 이루는 얕은 트렌치 소자분리영역을 형성할 수 있다.
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公开(公告)号：KR100183862B1
公开(公告)日：1999-04-15
申请号：KR1019960017477
申请日：1996-05-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 본 발명에 따른 반도체 장치의 콘택 형성 방법에서는 반도체 기판의 소스 영역과 커패시터의 전기적 접촉을 형성하기 위한 콘택홀을 수직적으로 2회로 나누어서 형성하는데 있어서, 하부 콘택홀과 상부 콘택홀 사이에 형성된 패드 도전층에 의해 하부 콘택홀과 상부 콘택홀간의 얼라인 오차의 영향을 줄임으로써 셀의 동작 가능성을 높일 수 있다. 또한, 상기 하부 콘택홀과 상부 콘택홀 사이에 형성되는 패드 도전층이 형성되기 위한 영역은 하부 콘택홀 형성과 동시에 등방성 에칭을 이용하여 형성되므로, 별도의 사진 공정을 추가할 필요가 없다. 따라서, 반도체 장치의 콘택 형성시에 패터닝 공정이 용이하면서 각 콘택홀간의 얼라인 오차의 영향을 줄일 수 있다.
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公开(公告)号：KR100170734B1
公开(公告)日：1999-03-30
申请号：KR1019960001398
申请日：1996-01-23
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 반도체 장치에 관한 것으로, 특히 CMP(Chemical Mecanical Polishing) 평탄화 공정과 단차를 이용하여 사진식각 공정의 정렬(alignment)에 잇점이 있는 얼라인 키(ALIGN KEY) 형성 방법에 관한 것이다.
본 발명에 의한 반도체 장치의 얼라인 키(Align Key) 형성방법은, 막질에 따라 CMP의 리무벌 레이트(Removal Rate)가 변하는 특징을 이용하여 불투광성 물질과의 선택비를 가지는 물질을 이용하여 포토 얼라인 키를 형성함으로써 슬러리에 의한 오염 문제를 해결할 수 있다.-
公开(公告)号：KR1019980045162A
公开(公告)日：1998-09-15
申请号：KR1019960063323
申请日：1996-12-09
Applicant: 삼성전자주식회사
Inventor： 김민정
IPC: H01L21/28
Abstract: 본 발명은 반도체장치의 배선형성방법에 관해 개시한다.
본 발명은 두개의 식각선택비를 갖는 절연층을 도전층상에 형성하여 이방성식각과 등방성식각을 순차적으로 실시하여 축차적으로 노광장치의 분해능을 능가하는 미세한 선폭을 갖는 절연층 패턴을 실제 배선층이 되는 도전층 상에 형성하고 상기 절연층 패턴을 식각마스크로 하여 상기 도전층을 이방성식각한다.
따라서 포토레지스트막의 직접적인 개재없이 노광장치의 분해능을 능가하는 배선을 형성할 수 있다. 아울러 이러한 결과로 인해 상기 배선사이의 간격은 상대적으로 종래보다 넓어져서 이 부분에 콘택을 형성하고자 하는 경우 보다 넓은 콘택마진을 확보할 수 있다.-
公开(公告)号：KR1019980026619A
公开(公告)日：1998-07-15
申请号：KR1019960045126
申请日：1996-10-10
Applicant: 삼성전자주식회사
Inventor： 김민정
IPC: H01L21/28
Abstract: 반도체 기판의 소오스 영역과 커패시터의 전기적 접촉을 위한 콘택홀과, 반도체 기판의 드레인 영역과 비트라인의 전기적 접촉을 위한 콘택홀을 수직적으로 2회로 나누어서 형성하는 방법이 개시되어 있다. 본 발명은 콘택홀의 상부 및 하부에 등방성 에칭을 통한 깔때기 모양의 접촉 패드를 형성하는 단계, 또는 콘택홀의 하부에만 등방성 에칭에 의한 깔때기 모양의 접촉 패드를 형성하는 단계를 구비한다. 본 발명에 의하면 콘택홀 형성시에 얼라인에 의한 오차를 줄임으로써 셀의 동작 가능성을 높이고, 추가되는 사진 공정을 생략할 수 있으며, 2차 콘택홀 형성시에 등방성 에칭을 함으로써 사진 공정에서 패턴닝을 보다 용이하게 할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980012009A
公开(公告)日：1998-04-30
申请号：KR1019960030137
申请日：1996-07-24
Applicant: 삼성전자주식회사
IPC: H01L21/304
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公开(公告)号：KR1019980005732A
公开(公告)日：1998-03-30
申请号：KR1019960023688
申请日：1996-06-25
Applicant: 삼성전자주식회사
IPC: H01L21/304
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公开(公告)号：KR1019970018333A
公开(公告)日：1997-04-30
申请号：KR1019950031660
申请日：1995-09-25
Applicant: 삼성전자주식회사
IPC: H01L21/68
Abstract: 웨이퍼 캐리어에 대해 기재되어 있다. 이는 단차가 존재하는 구조물이 형성된 웨이퍼와, 상기 웨이퍼에 형성된 단차가 존재하는 구조물을 폴리싱할 때 상기 웨이퍼를 고정시킬 때 웨이퍼 캐리어를 구비하는 반도체장치에 있어서, 상기 웨이퍼의 국부적 온도를 조절하기 위해 상기 웨이퍼 캐리어에 가열부 및 냉각수를 부착하는 것을 특징으로 한다.
따라서, 본 발명은 웨이퍼 캐리어에 가열부와 냉각수 시스템을 부착하여(웨이퍼 전체 혹은 필요한 부분에) 웨이퍼의 원하는 부분의 온도를 조절할 수 있는 방법에 관한 것이다. -
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