公开(公告)号：KR1020050058627A

公开(公告)日：2005-06-17

申请号：KR1020030090566

申请日：2003-12-12

Applicant: 삼성전자주식회사

Inventor： 이진욱 ,  유종렬 ,  최시영 ,  구자흠 ,  이창원

IPC: H01L21/335

Abstract: 반도체 소자의 게이트 패턴 형성 방법을 제공한다. 본 발명은 반도체 기판 상에 절연막을 형성한 후, 상기 절연막 상에 불순물이 이온주입된 폴리실리콘막을 형성한다. 이어서, 상기 불순물이 이온주입된 폴리실리콘막 상에, 폴리실리콘의 함몰을 방지할 수 있는 실리콘막을 형성한 후, 상기 실리콘막 상에 텅스텐 실리사이드막, 텅스텐 질화막 및 텅스텐막을 순차적으로 형성한다. 다음에, 상기 텅스텐막 상에 하드 마스크막을 형성한 후, 상기 하드 마스크막, 텅스텐막, 텅스텐 질화막, 텅스텐 실리사이드막, 실리콘막, 불순물이 이온주입된 폴리실리콘막 및 절연막을 순차적으로 패터닝하여 게이트 패턴을 형성한다. 본 발명은 텅스텐 실리사이드막 형성 전에 불순물이 주입된 폴리실리콘막 상에 실리콘막(109)을 형성하여 폴리실리콘 함몰이 발생하지 않게 함으로써, 게이트 식각 공정에서 반도체 기판 상에 피팅(pitting)이 발생하지 않아 누설 전류(leakage current)의 증가를 억제하고, 반도체 소자의 특성의 악화를 방지할 수 있다.

公开(公告)号：KR100496258B1

公开(公告)日：2005-06-17

申请号：KR1020030009916

申请日：2003-02-17

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  김철성 ,  정인수 ,  유종렬

IPC: H01L21/28

CPC classification number: H01L27/10888 ,  H01L21/28525 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76895 ,  H01L23/485 ,  H01L27/10894 ,  H01L2924/0002 ,  Y10S257/90 ,  H01L2924/00

Abstract: 콘택 패드를 포함하는 반도체 장치 및 이의 제조 방법이 개시되어 있다. 액티브 영역 및 필드 영역이 정의된 반도체 기판 상에 형성되는 게이트 구조물들, 상기 게이트 구조물들의 측면에 형성되는 제1 스페이서, 상기 게이트 구조물들 사이에 위치하는 반도체 기판의 액티브 영역 상에 상기 게이트 구조물보다 낮은 높이의 반도체 물질이 형성된 제1 콘택 패드, 상기 제1 콘택 패드 상에 위치하는 상기 제1 스페이서의 측면 및 상기 제1 콘택 패드에서 상기 필드 영역과 인접하는 일측면에 형성된 제2 스페이서, 상기 제1 콘택 패드 상에, 반도체 물질로 형성된 제2 콘택 패드를 포함하는 반도체 장치를 제공한다. 상기 반도체 장치의 콘택 패드는 쇼트 불량이 매우 감소된다.

公开(公告)号：KR1020040072130A

公开(公告)日：2004-08-18

申请号：KR1020030008080

申请日：2003-02-10

Applicant: 삼성전자주식회사

Inventor： 이병찬 ,  최시영 ,  유종렬 ,  이덕형 ,  정인수

IPC: H01L21/336

CPC classification number: H01L29/78648 ,  H01L21/823437 ,  H01L27/108 ,  H01L27/10814 ,  H01L27/10873 ,  H01L29/78645

Abstract: PURPOSE: A method for forming a double gate electrode and a method for fabricating a semiconductor device including a double gate electrode are provided to minimize a shot channel effect by increasing length of a channel without extending length of a gate electrode, horizontally. CONSTITUTION: A tunnel is formed in parallel to the surface of a semiconductor substrate(100) of an active region, which is defined by a trench formed on an isolation region. The first insulating layer(116) is coated on an inner surface of the tunnel and an inner surface of the trench. The inside of the tunnel is filled up by forming a lower gate electrode. The lower gate electrode is extended to the inside of the trench. The second insulating layer is formed on the surface of the semiconductor substrate of the active region. A top gate electrode is formed on the second insulating layer of the upper part of the tunnel.

Abstract translation: 目的：提供一种用于形成双栅电极的方法和用于制造包括双栅电极的半导体器件的方法，用于通过增加沟道的长度而不延长栅电极的长度而使射流通道效应最小化。 构成：隧道形成为平行于有源区的半导体衬底（100）的表面，该有源区由形成在隔离区上的沟槽限定。 第一绝缘层（116）涂覆在隧道的内表面和沟槽的内表面上。 通过形成下部栅电极填充隧道的内部。 下栅电极延伸到沟槽的内部。 第二绝缘层形成在有源区的半导体衬底的表面上。 顶栅电极形成在隧道上部的第二绝缘层上。

公开(公告)号：KR100437856B1

公开(公告)日：2004-06-30

申请号：KR1020020046159

申请日：2002-08-05

Applicant: 삼성전자주식회사

Inventor： 이병찬 ,  최시영 ,  김철성 ,  유종렬 ,  이덕형

IPC: H01L21/336

CPC classification number: H01L29/0847 ,  H01L21/823425 ,  H01L27/10817 ,  H01L27/10873 ,  H01L27/10885 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/41766 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/66659

Abstract: Metal oxide semiconductor transistors and devices with such transistors and methods of fabricating such transistors and devices are provided. Such transistors may have a silicon well region having a first surface and having spaced apart source and drain regions therein. A gate insulator is provided on the first surface of the silicon well region and disposed between the source and drain regions and a gate electrode is provided on the gate insulator. A region of insulating material is disposed between a first surface of the drain region and the silicon well region. The region of insulating material extends toward but not to the source region. A source electrode is provided that contacts the source region. A drain electrode contacts the drain region and the region of insulating material.

Abstract translation: 提供了具有这种晶体管的金属氧化物半导体晶体管和器件以及制造这种晶体管和器件的方法。 这样的晶体管可以具有硅阱区，该硅阱区具有第一表面并且其中具有间隔开的源极区和漏极区。 栅极绝缘体设置在硅阱区的第一表面上并且设置在源极和漏极区域之间，栅极电极设置在栅极绝缘体上。 绝缘材料区域设置在漏极区域的第一表面和硅阱区域之间。 绝缘材料的区域朝着源区延伸但不延伸到源区。 提供接触源极区的源电极。 漏极接触漏极区域和绝缘材料区域。

公开(公告)号：KR1020040012350A

公开(公告)日：2004-02-11

申请号：KR1020020045893

申请日：2002-08-02

Applicant: 삼성전자주식회사

Inventor： 김철성 ,  이병찬 ,  유종렬 ,  최시영 ,  이덕형

IPC: H01L21/8242

CPC classification number: H01L27/10894 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888

Abstract: PURPOSE: A DRAM(Dynamic Random Access Memory) semiconductor device and its manufacturing method are provided to be capable of restraining the generation of leakage current. CONSTITUTION: A DRAM semiconductor device is provided with a semiconductor substrate(100), a plurality of gate stack patterns(108) formed at the upper portion of the semiconductor substrate, a source/drain region(110) formed at the predetermined inner portions of the semiconductor substrate by being aligned at both sidewalls of the gate stack pattern, and a spacer(116) formed at both sidewalls of the gate stack pattern. The DRAM semiconductor device further includes a silicon epitaxial layer(118) formed at the upper portion of the source/drain region, a metal silicide layer(120) formed at the upper portion of the silicon epitaxial layer, and a plurality of metal pads(126a,126b) formed at the metal silicide layer.

Abstract translation: 目的：提供DRAM（动态随机存取存储器）半导体器件及其制造方法，以能够抑制漏电流的产生。 构成：DRAM半导体器件设置有半导体衬底（100），形成在半导体衬底的上部的多个栅堆叠图案（108），形成在预定内部的源/漏区（110） 半导体衬底通过在栅堆叠图案的两个侧壁处对准，以及形成在栅堆叠图案的两个侧壁处的间隔物（116）。 DRAM半导体器件还包括形成在源极/漏极区域的上部的硅外延层（118），形成在硅外延层的上部的金属硅化物层（120）和多个金属焊盘 126a，126b）形成在金属硅化物层。

公开(公告)号：KR1020030091284A

公开(公告)日：2003-12-03

申请号：KR1020020029201

申请日：2002-05-27

Applicant: 삼성전자주식회사

Inventor： 김철성 ,  최시영 ,  유종렬 ,  김성민 ,  이병찬

IPC: H01L21/76

Abstract: PURPOSE: A trench isolation method is provided to be capable of removing the dent generated in an isolation layer manufacturing by etching the isolation layer to a predetermined depth. CONSTITUTION: A plurality of trenches(104) are formed at a semiconductor substrate(101) by selectively etching predetermined portions. Then, a trench isolation layer(150) is formed by completely filling the trench. The edge portion of a lowermost layer of the trench isolation layer is simultaneously etched while selectively etching an active region of the semiconductor substrate. Preferably, the trench isolation layer is completed by sequentially forming a sidewall isolating layer(105), a liner(106a), and an isolation layer(107a) in the trench. Preferably, a thermal Cl2 etching process is carried out for selectively etching the active region of the semiconductor substrate.

Abstract translation: 目的：提供沟槽隔离方法，以便通过将隔离层蚀刻到预定深度来去除在隔离层制造中产生的凹陷。 构成：通过选择性地蚀刻预定部分，在半导体衬底（101）处形成多个沟槽（104）。 然后，通过完全填充沟槽形成沟槽隔离层（150）。 同时蚀刻沟槽隔离层的最下层的边缘部分，同时选择性地蚀刻半导体衬底的有源区。 优选地，通过在沟槽中依次形成侧壁隔离层（105），衬垫（106a）和隔离层（107a）来完成沟槽隔离层。 优选地，执行热Cl2蚀刻工艺以选择性地蚀刻半导体衬底的有源区。

公开(公告)号：KR100399352B1

公开(公告)日：2003-09-26

申请号：KR1020010018506

申请日：2001-04-07

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  박정우 ,  하정민 ,  최시영

IPC: H01L21/3063

CPC classification number: H01L29/66636 ,  H01L21/02052 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/28525 ,  H01L21/28562 ,  H01L21/76879 ,  H01L29/7834

Abstract: A method of forming a semiconductor device using selective epitaxial growth (SEG) is provided. This method includes forming an insulating layer pattern having a window on a semiconductor substrate. The window exposes a predetermined region of the semiconductor substrate. The substrate having the window is cleaned, thereby removing any native oxide layer on the exposed substrate. The cleaned substrate is oxidized. Accordingly, a sacrificial oxide layer is formed thereon. The sacrificial oxide layer is removed. Thus, the exposed substrate has substantially no crystalline defects. A single crystalline semiconductor layer is then grown on the exposed substrate using SEG.

Abstract translation: 提供了使用选择性外延生长（SEG）形成半导体器件的方法。 该方法包括在半导体衬底上形成具有窗口的绝缘层图案。 该窗口暴露半导体衬底的预定区域。 清洁具有窗口的基板，从而去除暴露的基板上的任何自然氧化物层。 清洁的基材被氧化。 因此，在其上形成牺牲氧化物层。 牺牲氧化层被去除。 因此，暴露的衬底基本上没有晶体缺陷。 然后使用SEG在暴露的衬底上生长单晶半导体层。