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1.发明专利
公开(公告)号：KR20210028041A
公开(公告)日：2021-03-11
申请号：KR1020190151482A
申请日：2019-11-22
Applicant: 삼성전자주식회사
Abstract: 전자 장치가 개시된다. 전자 장치는 음성 번역 모델이 저장된 메모리 및 메모리와 전기적으로 연결된 프로세서를 포함한다. 프로세서는 제1 언어의 음성 및 제1 언어의 음성에 대응되는 텍스트 간 변환과 관련된 제1 정보 및, 제1 언어의 텍스트 및 제1 언어의 텍스트에 대응되는 제2 언어의 텍스트 간 변환과 관련된 제2 정보에 기초하여 음성 번역 모델을 학습시키며, 음성 번역 모델은 제1 언어의 음성을 제2 언어의 텍스트로 변환하여 출력하도록 학습된다.
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公开(公告)号：WO2022092569A1
公开(公告)日：2022-05-05
申请号：PCT/KR2021/012761
申请日：2021-09-17
Applicant: 삼성전자주식회사
Abstract: 전자 장치 및 전자 장치의 제어 방법이 제공된다. 본 개시에 따른 제어 방법은 카메라를 통해 텍스트를 포함하는 이미지를 획득하는 단계; 이미지에 포함된 텍스트 중 번역을 수행할 입력 텍스트를 식별하는 단계; 번역 모델의 인코더에 식별된 입력 텍스트를 입력하여 입력 텍스트에 대응되는 제1 벡터를 획득하는 단계; 입력 텍스트를 번역하기 위해 학습된 제1 인공지능 모델에 제1 벡터를 입력하여 입력 텍스트를 번역하기 위한 추가 정보가 필요한지 여부를 식별하는 단계; 추가 정보가 필요한 것으로 식별되면, 추가 정보를 식별하기 위해 학습된 제2 인공지능 모델에 제1 벡터와 상기 이미지에서 획득된 적어도 하나의 컨텍스트 정보를 입력하여 적어도 하나의 컨텍스트 정보 중 추가 정보를 식별하는 단계; 및 번역 모델의 디코더에 제1 벡터 및 식별된 추가 정보를 입력하여 입력 텍스트에 대응되는 출력 텍스트를 획득하는 단계;를 포함한다.
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公开(公告)号：KR100803694B1
公开(公告)日：2008-02-20
申请号：KR1020070007779
申请日：2007-01-25
Applicant: 삼성전자주식회사
IPC: H01L29/786
CPC classification number: H01L21/2022 , H01L21/02667 , H01L21/02675 , H01L21/8221
Abstract: A semiconductor device and a fabricating method thereof are provided to prevent a defect portion from being transferred to an upper layer by forming a silicon-germanium protective layer pattern on the defect portion. A first insulation layer pattern(220) is formed on a first single crystal layer(210), and has an opening partially exposing a surface of the first single crystal layer. A seed layer(230) is formed by selective epitaxial growth in a structure to be buried at the opening. A second single crystal layer(250) is formed on the substrate comprising the seed layer by irradiating a laser beam onto a first polycrystal layer. A first protective layer(260) is formed on a defect portion produced when the second single crystal layer is formed. A third single crystal layer(270) is formed on the first protective layer.
Abstract translation: 提供半导体器件及其制造方法，以通过在缺陷部分上形成硅 - 锗保护层图案来防止缺陷部分转移到上层。 第一绝缘层图案（220）形成在第一单晶层（210）上，并且具有部分地暴露第一单晶层的表面的开口。 种子层（230）通过选择性外延生长形成在待掩埋在开口处的结构中。 通过将激光束照射到第一多晶层上，在包括种子层的基板上形成第二单晶层（250）。 第一保护层（260）形成在形成第二单晶层时产生的缺陷部分上。 在第一保护层上形成第三单晶层（270）。
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公开(公告)号：KR1020050092572A
公开(公告)日：2005-09-22
申请号：KR1020040017665
申请日：2004-03-16
Applicant: 삼성전자주식회사
IPC: H01L21/20
CPC classification number: H01L29/0653 , H01L29/78
Abstract: 여기에 개시되는 이형 반도체 기판은 실리콘 기판과, 상기 실리콘 기판 상에 형성된 실리콘-게르마늄 에피탁시얼 패턴, 그리고 상기 실리콘 기판 및 상기 실리콘-게르마늄 에피탁시얼 기판 상에 형성된 상부가 평탄한 실리콘 에피탁시얼층을 포함한다. 이 같은 이형 반도체 기판은 다양한 반도체 제조 공정에서 기저 반도체 기판으로 사용될 수 있다.
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公开(公告)号：KR100495664B1
公开(公告)日：2005-06-16
申请号：KR1020020078229
申请日：2002-12-10
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 소자 분리된 기판의 활성 영역 중간부분인 채널 형성 영역에 더미 패턴을 형성하는 단계, 더미 패턴을 등방성 식각하여 축소된 더미 패턴의 적어도 한 쪽에 활성 영역이 노출되도록 하는 단계, 선택적 결정 성장을 통해 노출된 활성 영역에서 단결정 성장을 실시하여 핀을 형성시키는 단계, 더미 패턴을 제거하는 단계, 핀 표면에 게이트 절연막을 형성시키는 단계, 핀을 가로지르는 게이트 도전막 패턴을 형성하는 단계를 구비하여 이루어지는 핀 구조 전계 트랜지스터 형성 방법이 개시된다.
본 발명에 따르면, 현재의 노광 장비 해상력의 한계로 형성하기 어려운 병렬 핀 패턴을 기판에 효과적으로 형성할 수 있어 고집적 반도체 장치에서 단채널 효과를 방지하고 트랜지스터 구동 전류를 증가시키기 용이하다.-
Patent Agency Ranking
公开(公告)号：KR100487567B1
公开(公告)日：2005-05-03
申请号：KR1020030051028
申请日：2003-07-24
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/7851 , H01L21/845 , H01L27/1211 , H01L29/42384 , H01L29/66545 , H01L29/66795
Abstract: 본 발명은 모조 게이트를 사용하여 최종적으로 형성되는 게이트 전극의 식각 손상을 방지하여 신뢰성 있는 핀 전계효과 트랜지스터를 제공한다. 본 발명은 기판을 식각하여 실리콘 핀을 형성한 후 절연물질을 증착하여 소자 분리 영역을 형성한다. 이어서 희생막을 형성하고 이를 패터닝하여 모조 게이트 라인을 형성하고 이들 모조 게이트 라인들 사이의 공간을 절연막으로 채운 후 모조 게이트 라인을 제거한다. 이어서 모조 게이트 라인이 제거된 곳에 도전물질을 형성하여 게이트 라인을 형성한다.
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公开(公告)号：KR1020050011952A
公开(公告)日：2005-01-31
申请号：KR1020030051028
申请日：2003-07-24
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/7851 , H01L21/845 , H01L27/1211 , H01L29/42384 , H01L29/66545 , H01L29/66795
Abstract: PURPOSE: A method for manufacturing a fin field effect transistor is provided to minimize damages to silicon fins by forming gate lines using dummy gate lines. CONSTITUTION: A substrate(10) having silicon fins protected by a fin capping layer is provided. A device isolation layer is formed by filling a portion of trenches between the silicon fins with a dielectric material. A sacrificial layer having a predetermined height is formed by filling rest portion of the trenches. The sacrificial layer and the fin capping layer are patterned to form a sacrificial layer dummy gate line penetrating the silicon fin sidewalls, the fin capping layer, and the device isolation layer. The insulating layer(36) filling regions between the sacrificial layer dummy gate lines are formed. A groove defining a gate line(38) is formed by removing the sacrificial layer dummy gate lines. The gate line is formed by filling the groove using a conductive material.
Abstract translation: 目的：提供一种用于制造鳍状场效应晶体管的方法，以通过使用虚拟栅极线形成栅极线来最小化对硅散热片的损害。 构成：提供具有由翅片盖层保护的硅片的衬底（10）。 通过用介电材料填充硅散热片之间的沟槽的一部分来形成器件隔离层。 通过填充沟槽的其余部分形成具有预定高度的牺牲层。 图案化牺牲层和散热片覆盖层，以形成穿透硅散热片侧壁，散热片盖层和器件隔离层的牺牲层虚拟栅极线。 形成填充牺牲层虚拟栅极线之间的区域的绝缘层（36）。 通过去除牺牲层虚拟栅极线而形成限定栅极线（38）的沟槽。 通过使用导电材料填充凹槽来形成栅极线。
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公开(公告)号：KR1020050005885A
公开(公告)日：2005-01-15
申请号：KR1020030045787
申请日：2003-07-07
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/6659 , H01L29/665 , H01L29/66636 , H01L29/7833
Abstract: PURPOSE: A semiconductor device having elevated source/drain regions and a method of fabricating the same are provided to prevent abnormal epitaxial growth by removing defective parts after implanting ions. CONSTITUTION: A gate pattern(18) is formed on a substrate(10). A sidewall spacer(22) is formed on a sidewall of the gate pattern. A recess region(24) is arranged in an outer wall of the sidewall spacer. An epitaxial layer(26) is formed on the recess region. An extension impurity region(20) is formed within the substrate under the sidewall spacer. A highly doped impurity region(30) having a junction depth deeper than the extension impurity region is formed on the epitaxial layer and the substrate under the epitaxial layer. The density of the highly doped impurity region is increased gradually from a bottom part to a top part of the epitaxial layer.
Abstract translation: 目的：提供具有升高的源极/漏极区域的半导体器件及其制造方法，以通过在注入离子之后去除不良部件来防止异常的外延生长。 构成：在衬底（10）上形成栅极图案（18）。 侧壁间隔件（22）形成在栅极图案的侧壁上。 凹槽区域（24）布置在侧壁间隔件的外壁中。 在凹陷区域上形成外延层（26）。 延伸杂质区（20）形成在侧壁间隔物下方的衬底内。 在外延层和外延层下的衬底上形成具有比扩展杂质区深的结深度的高掺杂杂质区（30）。 高掺杂杂质区的密度从外延层的底部逐渐增加到顶部。
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公开(公告)号：KR1020040046074A
公开(公告)日：2004-06-05
申请号：KR1020020073892
申请日：2002-11-26
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: PURPOSE: A method for forming an FET(Field Effect Transistor) of a semiconductor device is provided to minimize the deterioration of transistor characteristics due to a short channel effect by forming a source/drain region in an epitaxial layer. CONSTITUTION: An isolation layer(102) is formed on the first conductive type semiconductor substrate(101) for defining an active region. A dummy gate pattern is formed on the active region. An epitaxial layer(104) is formed at both sides of the dummy gate pattern on the active region. The second conductive type impurity diffusion layer(106) is formed in the epitaxial layer. A dummy gate groove(110) is formed by removing the dummy gate pattern for partially exposing the active region and the sidewalls of the epitaxial layer. A gate isolating layer(116) and a gate electrode layer are sequentially formed in the dummy gate groove. The gate electrode layer is polished until the gate isolating layer on the epitaxial layer is exposed. A gate electrode(117b) is formed by selectively patterning the gate electrode layer.
Abstract translation: 目的：提供一种用于形成半导体器件的FET（场效应晶体管）的方法，以通过在外延层中形成源极/漏极区域来最小化由于沟道效应引起的晶体管特性的劣化。 构成：在第一导电类型半导体衬底（101）上形成用于限定有源区的隔离层（102）。 在有源区域上形成伪栅极图案。 在有源区上的伪栅极图案的两侧形成外延层（104）。 第二导电型杂质扩散层（106）形成在外延层中。 通过去除用于部分曝光外延层的有源区和侧壁的伪栅极图案来形成虚拟栅极沟槽（110）。 栅极隔离层（116）和栅电极层依次形成在虚拟栅极沟槽中。 抛光栅电极层，直到露出外延层上的栅绝缘层。 通过选择性地图案化栅极电极层来形成栅电极（117b）。
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