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公开(公告)号：KR1019980082928A
公开(公告)日：1998-12-05
申请号：KR1019970018034
申请日：1997-05-09
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 펄스 발생 회로에 관한 것으로서, 더 구체적으로는 반도체 장치용 펄스 발생 회로에 관한 것으로서, 외부로부터 전원 전압을 인가받아 펄스 신호를 발생하고, 상기 펄스 신호에 따라 모드를 선택하는 반도체 장치에 있어서, 외부로부터 전원 전압과 접지 전압을 인가받고, 이를 분배하여 전압 분배 신호를 출력하는 전압 분배 수단과; 상기 전압 분배 신호가 양의 전압과 음의 전압이 될 때, 이를 전원 단자와 접지 단자의 전압 레벨로 프리챠지 시키기 위한 프리챠지 수단과; 외부로부터 전원 전압과 상기 전압 분배 신호를 인가받고, 상기 전압 분배 신호를 반전시켜 제 1 반전 신호를 출력하는 제 1 반전 수단과; 상기 제 1 반전 신호를 인가받고, 상기 제 1 반전 신호를 반전시켜 제 2 반전 신호를 출력하는 제 2 반전 수단과; 상기 제 2 반전 신호를 지연시켜 지연 신호를 출력하는 지연 수단과; 상기 지연 신호와 제 2 반전 신호를 인가받아 펄스 신호를 출력하는 출력 수단을 포함한다. 이와 같은 회로에 의해서 파워업시에 펄스 신호를 한 번만 발생시켜 전력의 소모를 줄일 수 있다.
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公开(公告)号：KR1019980076703A
公开(公告)日：1998-11-16
申请号：KR1019970013521
申请日：1997-04-12
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 소정 정보를 저장하기 위한 다수의 메모리 셀들을 구비한 셀 어레이와; 행 방향으로 신장하는 복수 개의 워드 라인들과; 열 방향으로 신장하는 복수 개의 비트 라인들과; 외부로부터 공급 전원을 입력받아 제 1 전원 전압을 발생하는 전압 발생 회로와; 상기 공급 전원을 입력 받아 제 2 전원 전압을 발생하는 전압 발생 회로와; 상기 제 2 전원 전압을 입력받아 제어 신호에 응답하여 고전압을 출력하는 펌핑 회로와; 상기 제 1 전원 전압과 상기 고전압을 입력받아 상기 두 전압을 비교하기 위한 검출 회로와; 상기 검출 회로로부터의 신호를 입력받아 이를 상기 제 2 전원 전압의 레벨로 변환하여 상기 제어 신호를 출력하는 레벨 변환 회로와; 상기 행들 중 하나의 그것을 선택하고 상기 선택된 행의 워드 라인 상으로 상기 고전압을 공급하는 행 선택 회로를 포함한다.
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公开(公告)号：KR1019980060723A
公开(公告)日：1998-10-07
申请号：KR1019960080089
申请日：1996-12-31
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리장치의 레이스(Race) 조절회로를 제공한다. 본 발명에 따른 레이스 조절회로는, 입력핀을 통해 입력되는 고전압신호에 응답하여 마스터(Master)신호를 발생하는 마스터신호 발생기와, 소정의 신호들에 응답하여 제어신호를 발생하는 제어신호 발생기와, 상기 마스터신호 및 상기 제어신호에 응답하여 또 다른 복수개의 입력핀을 통해 입력되는 입력신호들을 받아 복수개의 레이스 제어클락을 발생하는 레이스 제어클락 발생기, 및 복수개의 전달패쓰(Path)를 포함하며, 상기 복수개의 레이스 제어클락에 응답하여 상기 복수개의 전달패쓰중 선택되는 전달패쓰를 통해 내부신호를 전달하는 레이스 제어기를 구비하는 것을 특징으로 한다. 따라서 본 발명에 따른 레이스 조절회로를 반도체 메모리장치에 채용하면, 특히 센싱 관련 신호등의 내부동작에 결정적인 영향을 미치는 주요 내부신호들에 적용하면, 패키지 상태에서 입력핀을 통해 소정의 신호들을 인가함으로써 상기 내부신호들의 레이스를 조절할 수 있다. 이에 따라 패키지 테스트시 레이스에 관련된 불량을 효과적으로 스크린할 수 있으며, 궁극적으로 제품의 특성 및 신뢰성을 향상시킬 수 있는 장점이 있다.
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公开(公告)号：KR1019980028651A
公开(公告)日：1998-07-15
申请号：KR1019960047789
申请日：1996-10-23
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 메모리셀의 부분블락 구제수단 및 이를 이용한 부분블락 구제방법이 개시되어 있다. 본 발명에 따른 메모리셀의 부분블락 구제수단은, 소정의 제어신호에 응답하여 외부에서 입력되는 외부 어드레스를 받아 내부 어드레스로 출력하는 어드레스 입력버퍼와, 풀업 제어신호에 응답하여 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 풀업시키는 풀업수단과, 풀다운 제어신호의 반전신호에 응답하여 상기 내부 어드레스를 풀다운시키는 풀다운수단, 및 소정의 입력신호와 제1 및 제2퓨즈의 상태에 응답하여 상기 풀업 제어신호 및 풀다운 제어신호를 발생하는 제어수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 메모리셀의 부분블락 구제수단을 구비하는 반도체 메모리장치에서는, 불량이 메모리셀의 특정 부분블락에 집중적으로 발생한 경우에, 상기 부분블락 구제수단에 의해 불량이 발생된 특정 부분블락은 엑세스되지 않게 하고 정상적인 부위에만 엑세스되도록함으로써 칩을 구제할 수 있는 장점이 있다.
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公开(公告)号：KR1020090005888A
公开(公告)日：2009-01-14
申请号：KR1020070069289
申请日：2007-07-10
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: A voltage booster of semiconductor device is provided to prevent unnecessary current consumption by controlling the cycle of the pulse shape outputted from the pulse signal generator. A count enable(CNT EN) generates a counter enable signal for controlling counting of the counter(300) by the internal command formed with the combination of the external command from the enable part(200). The counter generates a control signal for controlling the detection sensitivity of the boosting which is used for controlling the frequency increase or decrease of the pulse signal by comparing with the goal counting number stored with the pulse signal generated from the pulse signal generator(600). A mode register(500) outputs drive capacity control signal controlling opening and shutting of switching units(nSW1, nSW2) of the pulse signal generator according to the mode setting code. A pulse signal generator output a pulse signal having different cycle by controlling the amount of internal current. An electric charge unit generates a boosting voltage by pumping the charge. A boosting voltage level detecting unit outputs a plurality of boosting voltage detection signals by comparing the boosted voltage with the reference voltage(Vref).
Abstract translation: 提供半导体装置的升压器，以通过控制从脉冲信号发生器输出的脉冲形状的周期来防止不必要的电流消耗。 计数使能（CNT EN）通过由来自使能部分（200）的外部命令的组合形成的内部命令产生用于控制计数器（300）的计数的计数器使能信号。 计数器产生用于控制升压检测灵敏度的控制信号，该检测灵敏度用于通过与从脉冲信号发生器（600）产生的脉冲信号存储的目标计数值进行比较来控制脉冲信号的频率增加或减小。 模式寄存器（500）根据模式设置代码输出控制脉冲信号发生器的开关单元（nSW1，nSW2）的打开和关闭的驱动电容控制信号。 脉冲信号发生器通过控制内部电流的量来输出具有不同周期的脉冲信号。 电荷单元通过泵送电荷产生升压电压。 升压电压检测单元通过将升压电压与参考电压（Vref）进行比较来输出多个升压电压检测信号。
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Patent Agency Ranking
公开(公告)号：KR100845140B1
公开(公告)日：2008-07-09
申请号：KR1020070003363
申请日：2007-01-11
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: A row active time control circuit, a semiconductor memory device including the same and a row active time control method are provided to disable a word line enable signal automatically when a precharge command is generated abnormally late after an active command is generated. A master signal generation circuit(120) generates at least one row active master signal in response to an active command, a precharge command and at least one row active control signal. A row active control signal generation circuit(130) generates a pulse signal oscillating in response to a first signal with self refresh period information and the row active master signals, and generates the row active control signals by dividing a frequency of the pulse signal. The master signal generation circuit disables the row active master signals in response to the row active control signal.
Abstract translation: 提供行活动时间控制电路，包括其的半导体存储器件和行活动时间控制方法，当在产生活动命令之后异常生成预充电命令时，自动禁止字线使能信号。 主信号发生电路（120）响应于有效命令，预充电命令和至少一个行有源控制信号而产生至少一行有源主信号。 行有源控制信号生成电路（130）响应于具有自刷新周期信息的第一信号和行有源主信号产生振荡的脉冲信号，并且通过除以脉冲信号的频率来生成行有源控制信号。 主信号发生电路响应于行有源控制信号而禁用行有源主信号。
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公开(公告)号：KR100827444B1
公开(公告)日：2008-05-06
申请号：KR1020060133026
申请日：2006-12-22
Applicant: 삼성전자주식회사
IPC: G11C29/06
CPC classification number: G11C8/08 , G11C29/18 , G11C2029/1202 , G11C2029/1802
Abstract: A semiconductor memory device and a burn-in test method thereof are provided to maximize stress effect during equal test time. A number of memory cell blocks(BLK0-BLKn) include a number of memory cells coupled to a number of word lines and a number of bit lines. A word line control part(100) enables a word line in a memory cell block corresponding to a row address signal during test operation, and enables a word line in a memory cell block not corresponding to the row address signal. The row address signal includes a first row address signal selecting a part of the memory cell blocks, a second row address signal selecting a main word line in the selected memory cell block, and a third row address signal selecting the word line in the selected memory cell block. A write circuit writes data in the memory cell block corresponding to the row address signal, and does not write data in the memory cell block not corresponding to the row address signal, during the test operation.
Abstract translation: 提供一种半导体存储器件及其老化测试方法，以在相等的测试时间期间最大限度地提高应力效应。 多个存储单元块（BLK0-BLKn）包括耦合到多个字线和多个位线的多个存储器单元。 在测试操作期间，字线控制部分（100）启用与行地址信号相对应的存储单元块中的字线，并且使能与行地址信号不对应的存储单元块中的字线。 行地址信号包括选择存储单元块的一部分的第一行地址信号，选择所选择的存储单元块中的主字线的第二行地址信号和选择存储单元块中的字线的第三行地址信号 细胞块。 写入电路在测试操作期间将数据写入对应于行地址信号的存储单元块中，并且不将数据写入不对应于行地址信号的存储单元块中。
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公开(公告)号：KR1020080033671A
公开(公告)日：2008-04-17
申请号：KR1020060099614
申请日：2006-10-13
Applicant: 삼성전자주식회사
CPC classification number: G11C29/56 , G11C29/56008 , G11C2029/2602 , G11C2029/5602 , G11C29/10
Abstract: A semiconductor memory device for reducing test cycle and a test method thereof are provided to assure accurate judgment value for output data as reducing a test cycle. A memory core part stores test data through N data lines where N is a natural number above 2. N data output buffers are connected to each corresponding data line. N data output ports are connected to each corresponding data output buffer, and exchange the test data with an external tester. At least one test logic circuit outputs a data output buffer control signal determining to enable K input/output buffers after performing test logic calculation of the test data stored in the memory core part. A test system comprises a semiconductor memory device(610) storing data, a tester(630) for testing the data stored in the semiconductor memory device, and a test board(620) connecting the semiconductor memory device and the tester.
Abstract translation: 提供了用于降低测试周期的半导体存储器件及其测试方法，以确保输出数据的精确判断值减少测试周期。 存储器核心部分通过N个数据线存储测试数据，其中N是高于2的自然数.N个数据输出缓冲器连接到每个对应的数据线。 N个数据输出端口连接到每个相应的数据输出缓冲器，并与外部测试仪交换测试数据。 至少一个测试逻辑电路输出数据输出缓冲器控制信号，以在对存储在存储器核心部分中的测试数据执行测试逻辑计算之后，使K个输入/输出缓冲器能够使能。 测试系统包括存储数据的半导体存储器件（610），用于测试存储在半导体存储器件中的数据的测试器（630）和连接半导体存储器件和测试器的测试板（620）。
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公开(公告)号：KR100817080B1
公开(公告)日：2008-03-26
申请号：KR1020060135031
申请日：2006-12-27
Applicant: 삼성전자주식회사
IPC: G11C5/14 , G11C11/4074
Abstract: A semiconductor memory device for controlling internal power supply voltages and a method using the device are provided to improve the reliability of an internal boost voltage by performing each voltage test easily, by controlling the internal boost voltage and an array voltage supplied to a memory cell array independently. According to a semiconductor memory device comprising a memory cell array(160), a reference voltage generation part(110) outputs a reference voltage in response to an external voltage. An internal reference voltage generation part(120) outputs a plurality of internal reference voltages by converting the reference voltage. An internal power supply voltage generation part(140) converts each internal reference voltage into a plurality of internal power supply voltages. A first internal reference voltage of the plurality of internal reference voltages is a reference of generating a first internal power supply voltage of the plurality of internal power supply voltages, and a second internal reference voltage is a reference of generating a second internal power supply voltage.
Abstract translation: 提供一种用于控制内部电源电压的半导体存储器件以及使用该器件的方法，通过控制内部升压电压和提供给存储单元阵列的阵列电压来容易地执行每个电压测试来提高内部升压电压的可靠性 独立。 根据包括存储单元阵列（160）的半导体存储器件，参考电压生成部件（110）响应于外部电压输出参考电压。 内部参考电压产生部分（120）通过转换参考电压来输出多个内部参考电压。 内部电源电压产生部分（140）将每个内部参考电压转换成多个内部电源电压。 多个内部参考电压的第一内部参考电压是产生多个内部电源电压的第一内部电源电压的参考，第二内部参考电压是产生第二内部电源电压的参考。
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公开(公告)号：KR100739629B1
公开(公告)日：2007-07-16
申请号：KR1020050116768
申请日：2005-12-02
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: G01R1/06794 , G01R31/2884 , G01R31/2891 , H01L2224/05553 , H01L2924/13091 , H01L2924/00
Abstract: 프로브 니들이 정상 위치에 접촉하였는지를 센싱하기 위한 프로브 센싱용 패드 및 이를 이용한 프로브 니들 접촉 위치 검사 방법에서 프로브 센싱용 패드는 제1 내지 제4 변을 갖는 사각 형상을 갖고 프로브 니들이 접촉하기 위한 프로브 영역과, 상기 프로브 영역의 각 변에 접하도록 위치하는 제1 내지 제4 센싱부 및 상기 제1 내지 제4 센싱부가 서로 분리되도록 상기 제1 내지 제4 센싱부 각각의 경계 부위에 형성되는 분리 영역을 포함한다. 상기 프로브 센싱용 패드를 사용함으로서 칩에 접촉되는 프로브 니들의 위치 불량 여부를 검사하고 자동으로 프로브 니들의 위치를 보정할 수 있다.
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