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公开(公告)号：KR1019980044983A
公开(公告)日：1998-09-15
申请号：KR1019960063140
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H05K1/02
Abstract: 최근 중앙처리 장치의 클럭주파수가 150~200MHz로 상승하고, 인쇄회로 기판 상에서 신호선의 배선 길이가 길어짐에 따라 인쇄회로 기판 설계자가 설계 초기 단계 부터 타이밍 문제를 고려하지 않으면 보드의 오동작이 일어나는 단점이 있다.
따라서, 본 발명은 상기의 단점을 해결하기 위해 GTL+ 인터페이스 로직의 7개 소자간의 신호 전송 시간을 계산하여 소자의 배치를 수행하고, 소자 간의 최대 배선 길이를 정확하게 규정 함으로써, 소자간의 타이밍으로 인한 오동작 문제를 사전에 방지할 수 있는 인터페이스 로직의 타이밍을 고려한 인쇄회로 기판 배선 방법에 관해 개시된다.-
公开(公告)号：KR1019980044001A
公开(公告)日：1998-09-05
申请号：KR1019960061992
申请日：1996-12-05
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: 본 발명은 디스크 어레이 제어기에서 패리티 데이터의 연산을 프로세서에 의존하지 않고 고속으로 수행할 수 있도록 하는 패리티 엔진의 구조에 관한 것이다. 디스크 어레이 제어기에서 VRAM(Video RAM)을 사용하여 패리티 연산시 메모리의 읽기-갱신-쓰기 동작이 중첩되게 하여 패리티 연산 속도를 빠르게 하는 특징이 있다. 본 발명은 기존의 방법에 비해 빠른 패리티 연산이 가능하며 SRAM(Static RAM)에 비해 VRAM으로 비교적 큰 용량의 메모리 구성이 가능하므로 패리티 엔진 내의 임시 버퍼 메모리를 패리티 캐쉬로 사용함으로써 성능을 배가시킬 수 있다는 데 그 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980030136A
公开(公告)日：1998-07-25
申请号：KR1019960049510
申请日：1996-10-29
Applicant: 한국전자통신연구원
IPC: H05K3/42
Abstract: 고집적도의 게이트 어레이(gate array)를 지원하는 표면실장형 패키지의 각 리드와 접속되는 핀 패드는 인쇄 회로 기판의 표면에 구성되어 있으며, 따라서 하부 기판과의 접속을 위한 신호선 배선에는 많은 어려움과 시간이 소요되며 미배선율도 증가하게 된다. 이러한 문제점을 해결하기 위한 본 발명의 인쇄회로 기판은 표면실장형 패키지의 각 리드와 접속하는 다수의 핀 패드가 구성되며, 각 핀 패드에는 신호선을 각각 연결 접속하였으며, 신호선의 또다른 단부에는 기판을 관통하는 스루 홀을 각각 형성하였다. 스루 홀과 인접하는 스루 홀과는 2 내지 3개의 신호선이 형성될 수 있는 간격을 유지하는 것이 바람직하다.
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公开(公告)号：KR1019920003267B1
公开(公告)日：1992-04-27
申请号：KR1019900002223
申请日：1990-02-22
Applicant: 한국전자통신연구원
IPC: G06F12/02
Abstract: The logic includes first, second and third counters (TCRA) (TCRB)(TCRC) for receiving various function signals through their input terminals (CET)(CP). A multiplexer (MUX) receives the output signals of the first and third counters (TCRA)(TCRC) to output trace contour selecting signals (TS0)(TS1). An OR gate (OR) receives a status selecting signal (MDS) and the trace contour selecting signals. First, second and third address counters (ACRA)(ACRB) (ACRC) receive various function signals through their input terminals (PE)(CP). The output signals of the first to third address counters output their output through their output terminals (Q0)-(Q3). Ultimately, memory address signals (TMA1)-(TMA11) are outputted through two buffers. The logic simplifies the constitution of the circuit.
Abstract translation: 该逻辑包括用于通过其输入端（CET）（CP）接收各种功能信号的第一，第二和第三计数器（TCRA）（TCRB）（TCRC）。 多路复用器（MUX）接收第一和第三计数器（TCRC）（TCRC）的输出信号以输出轨迹轮廓选择信号（TS0）（TS1）。 OR门（OR）接收状态选择信号（MDS）和跟踪轮廓选择信号。 首先，第二和第三地址计数器（ACRA）（ACRB）（ACRC）通过其输入端（PE）（CP）接收各种功能信号。 第一至第三地址计数器的输出信号通过其输出端（Q0） - （Q3）输出其输出。 最终，存储器地址信号（TMA1） - （TMA11）通过两个缓冲器输出。 该逻辑简化了电路的结构。
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