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公开(公告)号：KR101197591B1
公开(公告)日：2012-11-08
申请号：KR1020080131065
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: G06F1/3203 , G06F1/3287 , G06F1/3296 , Y02D10/171 , Y02D10/172 , Y02D50/20
Abstract: 본 발명은 낮은 전력을 소모하는 내장형 프로세서에 관한 것이다. 본 발명에 따른 프로세서는 복수의 기능 유닛을 포함하는 코아 블록, 메모리 및 복수의 주변 장치 유닛들을 포함하는 주변 장치 블록, 상기 복수의 장치를 제어하는 명령어가 저장된 어드레스를 포함하는 어드레스 맵에 따라 상기 코아 블록, 메모리, 주변 장치블록 중 적어도 하나를 활성화하는 신호를 발생하고, 상기 복수의 장치 각각에 전원전압 및 감소 전원전압을 제공하는 멀티 전원 제어부를 포함한다. 따라서, 본 발명에 따른 프로세서는 어드레스 맵에 따라 활성화되는 신호에 응답하여 코아 블록, 메모리 및 주변 장치 블록을 활성화하여 전력소모를 방지한다.
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公开(公告)号：KR1020120063858A
公开(公告)日：2012-06-18
申请号：KR1020100125016
申请日：2010-12-08
Applicant: 한국전자통신연구원
CPC classification number: G06K9/46 , G06K9/4671 , G06K9/6206 , G06K9/64 , H04N5/262 , G06T5/50
Abstract: PURPOSE: Image registration method and device capable of performing the high speed operation are provided to reduce the number of similarity calculation by setting a matching candidate domain by using a homography matrix. CONSTITUTION: An Image registration method capable of performing the high speed operation comprises the following: extracting feature points from photographed images using a feature point extraction unit (S110); matching a reference image and a target image using a feature point matching unit(S120); generating a new homography matrix using a homography matrix generator(S130); warping the reference image and the target image using a warping unit(S140); and correcting the target image using a correction unit(S150).
Abstract translation: 目的：提供能够执行高速操作的图像配准方法和装置，以通过使用单对应矩阵设置匹配的候选域来减少相似度计算的数量。 构成：能够执行高速操作的图像配准方法包括：使用特征点提取单元从拍摄图像中提取特征点（S110）; 使用特征点匹配单元对参考图像和目标图像进行匹配（S120）; 使用单应性矩阵生成器生成新的单色矩阵（S130）; 使用翘曲单元翘曲参考图像和目标图像（S140）; 以及使用校正单元校正目标图像（S150）。
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Patent Agency Ranking
公开(公告)号：KR1020120040015A
公开(公告)日：2012-04-26
申请号：KR1020100101509
申请日：2010-10-18
Applicant: 한국전자통신연구원
IPC: G06F17/16
CPC classification number: G06N99/005
Abstract: PURPOSE: A vector classifier and a method for classifying a vector thereby are provided to classify an input vector in real time by reducing the degree between a support vector and the input vector and performing an operation. CONSTITUTION: A vector compressor(120) compresses an input vector. A support vector storage(140) stores a compressed support vector. A support vector machine operation unit(160) receives a compressed input vector and the compressed support vector and performs calculation according to a classification decision rule. A vector compression unit compresses the input vector to reduce the influence of an eigenvector on the support vector.
Abstract translation: 目的：提供一种向量分类器和由此分类矢量的方法，通过减小支持向量与输入向量之间的程度并进行操作，实时对输入向量进行分类。 构成：矢量压缩器（120）压缩输入矢量。 支持向量存储（140）存储压缩的支持向量。 支持向量机操作单元（160）接收压缩输入向量和压缩支持向量，并根据分类判定规则进行计算。 向量压缩单元压缩输入向量以减少特征向量对支持向量的影响。
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公开(公告)号：KR1020110067674A
公开(公告)日：2011-06-22
申请号：KR1020090124366
申请日：2009-12-15
Applicant: 한국전자통신연구원
CPC classification number: H04N19/436 , H04N19/44 , G06F9/3885 , G06F9/382 , G06F12/0835 , G06F13/36 , H04N19/48
Abstract: PURPOSE: A pipelined decoding apparatus and a method based on parallel processing are provided to increase the performance of decoding by enabling the mass data transmission to be pipelined while executing parallel processing in a macro-block unit. CONSTITUTION: A bit stream processor(301) performs a context-adaptive variable length adaptive coding(CAVLC) to the compressed bit stream, and then decodes macro-block header and coefficients. A parallel processing array processor(303) processes inverse quantization, inverse transformation and movement compensation operation for the macro blocks in parallel using the decoded macro block header / count values. A sequential processing processor(304) processes an intra prediction and deblocking filter operation for the macro blocks in sequence.
Abstract translation: 目的：提供一种流水线解码装置和基于并行处理的方法，以通过在宏块单元中执行并行处理时使质量数据传输被流水线化来提高解码性能。 构成：比特流处理器（301）对压缩比特流执行上下文自适应可变长度自适应编码（CAVLC），然后解码宏块头部和系数。 并行处理阵列处理器（303）使用解码的宏块头/计数值并行处理宏块的逆量化，逆变换和移动补偿操作。 顺序处理处理器（304）按顺序处理宏块的帧内预测和去块滤波操作。
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公开(公告)号：KR1020110065057A
公开(公告)日：2011-06-15
申请号：KR1020090121888
申请日：2009-12-09
Applicant: 한국전자통신연구원
CPC classification number: G06K9/00664 , G06K9/00791 , G06K9/6807
Abstract: PURPOSE: A location information based video recognition apparatus is provided to extract only a video recognition learning information about an object and compare the extracted information with neighboring information. CONSTITUTION: A GPS receiving unit(200) receives a current location information. A neighbor image information acquisition unit(100) acquires neighboring video data. An image recognizing and learning information selector(400) selects video recognition learning information related with the current location property from an image recognizing and learning information database(330). Based on the selected image recognizing and learning information, an image recognition processor(500) performs the acquired neighboring video data.
Abstract translation: 目的：提供基于位置信息的视频识别装置，仅提取关于对象的视频识别学习信息，并将提取的信息与相邻信息进行比较。 构成：GPS接收单元（200）接收当前位置信息。 相邻图像信息获取单元（100）获取邻近的视频数据。 图像识别和学习信息选择器（400）从图像识别和学习信息数据库（330）中选择与当前位置属性相关的视频识别学习信息。 基于所选择的图像识别和学习信息，图像识别处理器（500）执行所获取的邻近视频数据。
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公开(公告)号：KR100951856B1
公开(公告)日：2010-04-12
申请号：KR1020070121656
申请日：2007-11-27
Applicant: 한국전자통신연구원
CPC classification number: G06F13/1657 , G06F13/28
Abstract: 본 발명은 멀티미디어 대용량 데이터의 고속 전송 및 프로세서에 의한 주변 장치의 신속한 제어를 가능케 하는 멀티미디어 시스템용 SoC 구조에 관한 것이다. 본 발명에 따른 SoC 시스템은, 프로세서와, 복수개의 주변 장치들과, 물리적으로 분할된 복수의 메모리들과, 상기 프로세서에서 상기 주변 장치들 및 상기 메모리들로 제어 신호를 전송하기 위한 제어 버스와, 상기 프로세서, 상기 주변 장치들 및 상기 메모리들간에 데이터 송수신하기 위한 데이터 버스와, 상기 제어 버스 및 상기 데이터 버스를 상기 프로세서에 연결하기 위한 브리지와, 상기 제어 버스에 연결되며 상기 메모리 각각을 제어하기 위한 복수의 메모리 제어기들과, 상기 데이터 버스 및 상기 제어 버스에 연결되며 상기 주변 장치들과 상기 메모리들간에 데이터 송수신을 제어하기 위한 직접 메모리 액세스(DMA) 제어기와, 상기 DMA 제어기와 상기 메모리 제어기들 사이에 연결되어 동시 다중 메모리 접속을 제공하는 매트릭스 스위치를 포함한다.
시스템 온 칩(SoC), 멀티미디어, 고속 통신-
公开(公告)号：KR1020090054793A
公开(公告)日：2009-06-01
申请号：KR1020070121656
申请日：2007-11-27
Applicant: 한국전자통신연구원
CPC classification number: G06F13/1657 , G06F13/28
Abstract: An SoC(System on Chip) system for a multimedia system is provided to offer the quick control without influencing the data transmission through the efficient application of a bus structure and switch structure. An SoC comprises a processor(100), a plurality of peripheral devices(130), a plurality of memories(180), a control bus(120), a data bus(190), a bridge, a plurality of memory controllers(150), a DMA(Direct Memory Access) controller(140) and A matrix switch(170). The memory controllers control each of memories. The DMA controller controls the data transceiving between the peripheral devices and memories. The matrix switch is connected between the DMA controller and memory controllers to offer the simultaneous multiple memory access.
Abstract translation: 提供了一种用于多媒体系统的SoC（片上系统）系统，通过有效应用总线结构和开关结构，提供快速控制，而不影响数据传输。 SoC包括处理器（100），多个外围设备（130），多个存储器（180），控制总线（120），数据总线（190），桥接器，多个存储器控制器（150） ），DMA（直接存储器访问）控制器（140）和矩阵开关（170）。 存储器控制器控制每个存储器。 DMA控制器控制外围设备和存储器之间的数据收发。 矩阵开关连接在DMA控制器和存储器控制器之间，以提供同时多个存储器访问。
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