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公开(公告)号:DK2430555T3
公开(公告)日:2013-09-30
申请号:DK10776350
申请日:2010-11-08
Applicant: IBM
Inventor: CRADDOCK DAVID , GREGG THOMAS , GREINER DAN , LAIS ERIC NORMAN
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公开(公告)号:MX2012014857A
公开(公告)日:2013-02-01
申请号:MX2012014857
申请日:2010-11-08
Applicant: IBM
Inventor: GREINER DAN , CRADDOCK DAVID , GREGG THOMAS , FARRELL MARK , GLENDENING BETH , SZWED PETER , SITTMANN GUSTAV III
Abstract: Se proporciona una instrucción para establecer diversos parámetros operacionales para un adaptador. Estos parámetros incluyen parámetros de interrupción de adaptador, parámetros de traducción de dirección de entrada/salida, reajuste de indicaciones de error, ajuste de parámetros de medición y ajuste de un control de intercepción, como ejemplos. La instrucción específica un bloque de información de función, que es una representación del programa de una entrada de tabla de dispositivo utilizada por el adaptador, para utilizarse en ciertas situaciones para establecer los parámetros. Una instrucción de almacenar también se proporciona que almacena los contenidos actuales del bloque de información de función.
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公开(公告)号:SG186104A1
公开(公告)日:2013-01-30
申请号:SG2012087870
申请日:2010-11-08
Applicant: IBM
Inventor: CRADDOCK DAVID , GREGG THOMAS , GREINER DAN , LAIS ERIC NORMAN , SCHMIDT DONALD WILLIAM
Abstract: Various address translation formats are available for use in obtaining system memory addresses for use by requestors, such as adapter functions, in accessing system memory. The particular address translation format to be used by a given requestor is pre-registered in a device table entry associated with that requestor.
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公开(公告)号:SG186079A1
公开(公告)日:2013-01-30
申请号:SG2012087292
申请日:2010-11-08
Applicant: IBM
Inventor: GREINER DAN , OSISEK DAMIAN LEO , SLEGEL TIMOTHY , HELLER LISA
Abstract: In a processor supporting execution of a plurality of functions of an instruction, an instruction blocking value is set for blocking one or more of the plurality of functions, such that an attempt to execute one of the blocked functions, will result in a program exception and the instruction will not execute, however the same instruction will be able to execute any of the functions that are not blocked functions.
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公开(公告)号:SG186078A1
公开(公告)日:2013-01-30
申请号:SG2012087284
申请日:2010-11-08
Applicant: IBM
Inventor: GREINER DAN , MITRAN MARCEL , SLEGEL TIMOTHY
Abstract: A computer employs a set of General Purpose Registers (GPRs). Each GPR comprises a plurality of portions. Programs such as an Operating System and Applications operating in a Large GPR mode, access the full GPR, however programs such as Applications operating in Small GPR mode, only have access to a portion at a time. Instruction Opcodes, in Small GPR mode, may determine which portion is accessed.
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公开(公告)号:SI1980944T1
公开(公告)日:2012-11-30
申请号:SI200631418
申请日:2006-12-20
Applicant: IBM
Inventor: GREINER DAN
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公开(公告)号:SI2248025T1
公开(公告)日:2012-05-31
申请号:SI200930238
申请日:2009-02-17
Applicant: IBM
Inventor: GREINER DAN , HELLER LISA , OSISEK DAMIAN , PFEFFER ERWIN
IPC: G06F12/00
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公开(公告)号:ES2381428T3
公开(公告)日:2012-05-28
申请号:ES09700560
申请日:2009-01-05
Applicant: IBM
Inventor: GREINER DAN , GAINEY JR , HELLER LISA , OSISEK DAMIAN , SLEGEL TIMOTHY , SITTMANN III
Abstract: Un método para llevar a cabo una función de gestión de trama en un procesador (101) capaz de traducir una dirección virtual a una dirección traducida de un bloque de datos en almacenamiento principal en un sistema informático (100) de una arquitectura de máquina que tiene una jerarquía de tablas (410, 412, 414, 416) de traducción utilizadas para la traducción de dicha dirección virtual, estando definida dicha función de gestión de trama para dicha arquitectura de máquina, estando el método caracterizado por que comprende: obtener una instrucción de máquina que contiene un código de operación para una instrucción de activar clave de almacenamiento y borrar; y ejecutar la instrucción de máquina, comprendiendo: obtener un campo de gestión de trama con un campo de clave que comprende una serie de bits de protección de acceso y un campo de indicador del tamaño de bloque; obtener una dirección de operando de una trama de almacenamiento sobre la que ha de llevarse a cabo dicha instrucción de máquina, siendo dicha dirección de operando una entre una dirección de bloque grande de datos y una dirección de un bloque pequeño de datos; en respuesta a la habilitación de una función de activar clave de almacenamiento, poner los bits de protección de acceso de almacenamiento de cada clave de almacenamiento asociada con dicho bloque datos determinado, a un valor de dichos bits de protección de acceso de dicho campo de clave; y en respuesta a la habilitación de una función de borrar, borrar cada bloque datos al que se dirige dicha dirección de operando poniendo a cero todos los bytes de cada bloque de datos.
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公开(公告)号:DK2229631T3
公开(公告)日:2012-05-07
申请号:DK09700560
申请日:2009-01-05
Applicant: IBM
Inventor: GREINER DAN , GAINEY JR CHARLES , HELLER LISA , OSISEK DAMIAN , SLEGEL TIMOTHY , SITTMANN III GUSTAV
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公开(公告)号:ES2368682T3
公开(公告)日:2011-11-21
申请号:ES09700229
申请日:2009-01-07
Applicant: IBM
Inventor: GREINER DAN , SLEGEL TIMOTHY
IPC: G06F9/445
Abstract: Un método de funcionamiento de un ordenador que comprende: la extracción (801), por un procesador (106) de un sistema de procesamiento, de una instrucción de máquina de caché definida para una arquitectura informática, la instrucción de máquina de caché comprende un código de operación, un identificador del operando, el identificador del operando identifica una ubicación de operando; la ejecución de la instrucción de máquina de caché comprende: sobre la base de un identificador de nivel de caché, la determinación de una caché de destino; sobre la base de un identificador de atributo de caché, la determinación de un atributo de caché (804) que se va a extraer; la extracción (805) del atributo de caché determinado de la caché de destino; y guardar (806) el atributo de caché extraído en la ubicación de operando identificada, en la que el atributo de caché que se va a extraer comprende cualquiera de: un resumen de la topología de caché de una o varias cachés; un tamaño de línea de la caché de destino; un tamaño total de la caché de destino; o un nivel de asociatividad establecida de la caché de destino.
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