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1.发明专利
公开(公告)号：JP2003124809A
公开(公告)日：2003-04-25
申请号：JP2002283854
申请日：2002-09-27
Applicant: ST MICROELECTRONICS PVT LTD
Inventor： NANDY TAPAS
Abstract: PROBLEM TO BE SOLVED: To provide a switched capacitor charge redistribution sequential approximation type analog-to-digital converter which neither greatly increases in circuit scale nor increases conversion time while its quantization error is uniformly distributed between +0.5LSB and -0.5LSB. SOLUTION: Disclosed is an improved binary weighted switched capacitor charge redistribution sequential approximation type analog-to-digital converter (ADC), which is equipped with a mechanism for adding electric charges corresponding to the least significant digit bit (LSB) of the ADC to electric charges accumulated in a switched capacitor after the sampling stage of the ADC, thereby providing the quantization error which is uniformly distributed between +0.5LSB and -0.5LSB without requiring any additional processing clock cycle.
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公开(公告)号：FR3019660A1
公开(公告)日：2015-10-09
申请号：FR1453014
申请日：2014-04-04
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS PVT LTD
Inventor： BLANC JEAN-PIERRE , SINGH PRATAP NARAYAN
IPC: G05F3/16
Abstract: L'invention concerne un circuit de génération d'une tension de référence (VOUT), comprenant une première source de courant (M4) en série avec un premier transistor bipolaire (Q8) ; une deuxième source de courant (M5) en série avec une première résistance (R8) ; une troisième source de courant (M6) en série avec un deuxième transistor bipolaire (Q9), la troisième source de courant étant en miroir de courant avec la première source de courant ; une deuxième résistance (R9) entre la base du deuxième transistor bipolaire (Q9) et le point de connexion entre la deuxième source de courant et la première résistance ; et une quatrième source de courant (M7) en série avec une troisième résistance (R10), le point de connexion entre la quatrième source de courant (M7) et la troisième résistance (R10) définissant une borne de tension de référence (VOUT).
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公开(公告)号：FR3006832A1
公开(公告)日：2014-12-12
申请号：FR1355253
申请日：2013-06-07
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS PVT LTD
Inventor： SINGH PRATAP NARAYAN , LE TUAL STEPHANE
Abstract: L'invention concerne un circuit comprenant : un premier transistor (102) ayant des premier et deuxième noeuds de courant principaux, et un noeud de grille adapté à recevoir un premier signal de synchronisation (CLK) pour amener le premier transistor à des transitions entre des états conducteur et non conducteur ; et un circuit de polarisation (108) couplé à un autre noeud du premier transistor ; et un circuit de commande (110) adapté à contrôler le circuit de polarisation pour appliquer une première tension de commande (VCTRL) à l'autre noeud pour ajuster l'instant d'au moins l'une desdites transitions.
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公开(公告)号：IT1397487B1
公开(公告)日：2013-01-16
申请号：ITBS20100005
申请日：2010-01-18
Applicant: ST MICROELECTRONICS PVT LTD , ST MICROELECTRONICS SRL
Inventor： JAIN ABHISHEK , ROHILLA PANKAJ , VEGGETTI ANDREA MARIO
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公开(公告)号：DE60316068T2
公开(公告)日：2008-06-05
申请号：DE60316068
申请日：2003-05-12
Applicant: ST MICROELECTRONICS PVT LTD
Inventor： PATHAK SHALINI , SWAMI PARVESH
IPC: G01R31/3185 , G06F11/10 , G11C29/00 , G11C29/02 , G11C29/12
Abstract: A Programmable Logic Device (PLD) incorporating the ability to test the configuration memory either independently or during configuration, comprising a selector for selecting a particular column or row of the configuration memory array, an input data store for storing configuration data required to be stored in the selected column or row, or test data for testing the selected column or row, an output data store for storing the output from the selected column or row, and test logic that provides control signals for verifying the correct operation of the data lines of the configuration memory array without disturbing the data stored in the memory array.
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Patent Agency Ranking
公开(公告)号：DE602004009137D1
公开(公告)日：2007-11-08
申请号：DE602004009137
申请日：2004-07-28
Applicant: ST MICROELECTRONICS PVT LTD
Inventor： NANDY TAPAS
Abstract: The present invention provides a digital clock modulator providing a smoothly modulated clock period to reduce emitted Electro-Magnetic Radiation (EMR) comprising a plurality of delay elements (14) connected in series receiving an unmodulated clock signal at the input, connected to a multiplexer (11) receiving inputs from unequally spaced selected taps provided between the delay elements. A control block (12) supplies the selection-inputs to said multiplexer (11), and receives a clock signal from said series of delay elements. Further, a predetermined delay element (13) is connected between the clock terminal of the said control block (12) and the last element U(n) of said series of delay elements for enabling glitch free operation by ensuring that the entire delay chain and related signal paths are in the same stable state before the control to the multiplexer changes.
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公开(公告)号：DE60316068D1
公开(公告)日：2007-10-18
申请号：DE60316068
申请日：2003-05-12
Applicant: ST MICROELECTRONICS PVT LTD
Inventor： PATHAK SHALINI , SWAMI PARVESH
IPC: G01R31/3185 , G06F11/10 , G11C29/00 , G11C29/02 , G11C29/12
Abstract: A Programmable Logic Device (PLD) incorporating the ability to test the configuration memory either independently or during configuration, comprising a selector for selecting a particular column or row of the configuration memory array, an input data store for storing configuration data required to be stored in the selected column or row, or test data for testing the selected column or row, an output data store for storing the output from the selected column or row, and test logic that provides control signals for verifying the correct operation of the data lines of the configuration memory array without disturbing the data stored in the memory array.
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公开(公告)号：FR3006833A1
公开(公告)日：2014-12-12
申请号：FR1355251
申请日：2013-06-07
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS PVT LTD
Inventor： LE TUAL STEPHANE , SINGH PRATAP NARAYAN
Abstract: L'invention concerne un circuit comprenant : un premier transistor (202) ayant un premier noeud de courant principal couplé à un premier signal de tension (CNVDD), un noeud de commande couplé à un deuxième signal de tension (CPVDD) et un deuxième noeud de courant principal couplé à un noeud de sortie (206) du circuit ; un deuxième transistor (204) ayant un premier noeud de courant principal couplé à un troisième signal de tension (CNGND), un noeud de commande couplé à un quatrième signal de tension (CPGND) et un deuxième noeud de courant principal couplé au noeud de sortie du circuit ; et une circuiterie (210, 212) adaptée à générer les premier, deuxième, troisième et quatrième signaux de tension sur la base d'une paire de signaux d'entrée différentiels (CP, CN), dans laquelle les premier et deuxième signaux de tension sont tous les deux référencés par rapport à une première tension d'alimentation (VDD) et dans laquelle les troisième et quatrième signaux de tension sont tous les deux référencés par rapport à une deuxième tension d'alimentation (GND).
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公开(公告)号：IT1394245B1
公开(公告)日：2012-06-01
申请号：ITTO20080674
申请日：2008-09-15
Applicant: ST MICROELECTRONICS PVT LTD , ST MICROELECTRONICS ROUSSET
Inventor： SACHDEVA RAVIN , JOHAR SUMIT , PICCINELLI EMILIANO MARIO
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公开(公告)号：FR2961979A1
公开(公告)日：2011-12-30
申请号：FR1055050
申请日：2010-06-24
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS PVT LTD , STMICROELECTRONICS CANADA INC , ST MICROELECTRONICS SRL
Inventor： LE TUAL STEPHANE , SINGH PRATAP NARAYAN , ZABRODA OLEKSIY , VANNUCCI NICOLA
IPC: H03M1/14
Abstract: L'invention concerne un convertisseur analogique-numérique différentiel à approximations successives comprenant : un comparateur (101) ; une première pluralité de condensateurs (C à C ) reliée entre une pluralité correspondante de premiers commutateurs (301 à 303) et une première entrée du comparateur, au moins l'un des premiers condensateurs étant agencé pour recevoir une première composante (Vinp) d'un signal d'entrée différentiel ; et une deuxième pluralité de condensateurs (C ' à C ') reliée entre une pluralité correspondante de deuxièmes commutateurs (301' à 303') et une deuxième entrée du comparateur , au moins l'un des deuxièmes condensateurs étant agencé pour recevoir une deuxième composante (Vinn) du signal d'entrée différentiel, chacun de la première et de la deuxième pluralité de commutateurs étant adapté à relier indépendamment le condensateur correspondant à un niveau sélectionné parmi : un premier niveau de tension d'alimentation (Vtop) ; un deuxième niveau de tension d'alimentation (Vbot) ; et un troisième niveau de tension d'alimentation (Vc).
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