公开(公告)号：CN1815622A

公开(公告)日：2006-08-09

申请号：CN200610006845.7

申请日：2006-02-05

Applicant: 因芬尼昂技术股份公司

Inventor： W·霍珀 ,  S·迪奥尔耶维克

IPC: G11C8/12 ,  G11C8/18

CPC classification number: G11C5/04

Abstract: 一种例如被实施为FBDIMM存储模块的半导体存储模块，其具有平面的设计。在2Rx4的结构中，在模块电路板(MP)上侧(O1)按两列(R11，R12)布置半导体组件(B)，同样在该模块电路板下侧(O2)分别按两列(R21，R22)布置半导体组件(B)。与“堆叠式DRAM”设计相反，平面设计的半导体组件仅包含一个存储芯片(U)。通过为指令地址总线(CA)和片内端接总线(ODTLB)采用平行的路由，地址总线、时钟总线和控制总线可以进行负载合理的匹配，使得不同总线上的不同信号传播时间被最大程度地避免。

公开(公告)号：CN1816244A

公开(公告)日：2006-08-09

申请号：CN200610004778.5

申请日：2006-01-28

Applicant: 因芬尼昂技术股份公司

Inventor： S·迪奥尔耶维克 ,  W·霍珀

IPC: H05K1/00 ,  H01L23/00 ,  G11B33/00

CPC classification number: H05K1/115 ,  H05K1/0216 ,  H05K1/0298 ,  H05K1/181 ,  H05K3/429 ,  H05K2201/09227 ,  H05K2201/09509 ,  H05K2201/09518 ,  H05K2201/09627 ,  H05K2201/10689 ,  H05K2203/1572

Abstract: 一种电路板(MP)，具有靠近于电路板上侧(TOP)的第一组(G1)层(L1，L2)和靠近于电路板下侧(BOT)的第二组(G2)层(Ln－1，Ln)。输送给电路板上侧的输入和输出触点(E1，A1)的信号沿着所述第一组(G1)的至少一个层(L1，L2)流通。输送给电路板下侧的输入和输出触点(E2，A2)的信号沿着所述第二组(G2)的至少一个层(Ln，Ln－1)流通。优选地把接触孔构造为接触盲孔(V1a’，V1b’，V2a’，V2b’)以把输入和输出触点同第一组和第二组的层连接起来。