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公开(公告)号：CN119789524A
公开(公告)日：2025-04-08
申请号：CN202411295489.X
申请日：2024-09-14
Applicant: 株式会社日本显示器
Abstract: 本发明涉及半导体装置。提供一种对于不同特性的晶体管可分别得到良好特性的生产率高的半导体装置。半导体装置具有：第1半导体层；与上述第1半导体层对置的第1栅电极；上述第1半导体层与上述第1栅电极之间的第1栅极绝缘层；设置在上述第1栅电极的上方的第1绝缘层；设置在俯视下与上述第1半导体层重叠的区域、且与上述第1半导体层电连接的第1电极；由与上述第1半导体层不同的材料构成的第2半导体层；与上述第2半导体层对置的第2栅电极；上述第2半导体层与上述第2栅电极之间的第2栅极绝缘层；设置在俯视下与上述第2半导体层重叠的区域、且与上述第2半导体层电连接的第2电极；和上述第2半导体层与上述第2电极之间的第1金属氮化物层。
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公开(公告)号：CN118738136A
公开(公告)日：2024-10-01
申请号：CN202410305656.8
申请日：2024-03-18
Applicant: 株式会社日本显示器
IPC: H01L29/786 , H01L29/06 , H01L29/423 , H01L21/44 , H01L21/34 , G09F9/33 , G09F9/35
Abstract: 本发明涉及半导体装置、显示装置及半导体装置的制造方法。课题在于改善包括氧化物半导体的半导体装置的电气特性。半导体装置包括：绝缘表面之上的金属氧化物层；前述金属氧化物层之上的氧化物半导体层；前述氧化物半导体层之上的栅极绝缘层；和前述栅极绝缘层之上的栅极布线，前述金属氧化物层具有与前述栅极布线及前述氧化物半导体层重叠的第一区域、与前述氧化物半导体层重叠且与前述栅极布线不重叠的第二区域、以及与前述栅极布线重叠且与前述氧化物半导体层不重叠的第三区域。
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公开(公告)号：CN116162890A
公开(公告)日：2023-05-26
申请号：CN202211424286.7
申请日：2022-11-15
Applicant: 株式会社日本显示器
Abstract: 本发明要解决的技术问题是，提供能够使掩模图案的膜厚均匀、并且防止周边部的强度降低的蒸镀掩模及其制造方法。本发明的一个实施方式的蒸镀掩模包括：掩模主体，其包括第1开口区域和与所述第1开口区域相邻的第2开口区域，在所述第1开口区域形成有多个第1开口，在所述第2开口区域形成有多个第2开口；用于支承所述掩模主体的保持框；和用于将所述掩模主体与所述保持框连接的连接部，所述第2开口区域的至少一部分与所述连接部重叠，所述第2开口区域的开口比例与所述第1开口区域的开口比例之差为20％以下。
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公开(公告)号：CN119744087A
公开(公告)日：2025-04-01
申请号：CN202411322598.6
申请日：2024-09-23
Applicant: 株式会社日本显示器
IPC: H10K59/121 , H10K59/131
Abstract: 本发明提供一种显示装置。提高显示装置的可靠性。显示装置包括发光元件、第1晶体管和第2晶体管，第1晶体管包括：第1栅电极，其设置在基板上；第1绝缘膜，其设置在第1栅电极上；第1氧化物半导体层，其设置在第1绝缘膜上，并具有与第1栅电极重叠的区域；第2绝缘膜，其设置在第1氧化物半导体层上；和第1导电层，其设置在第2绝缘膜上，第2晶体管包括：第1绝缘膜，其设置在基板上；第2氧化物半导体层，其设置在第1绝缘膜上；第2绝缘膜，其设置在第1氧化物半导体层及第2氧化物半导体层上，并具有比第1绝缘膜的膜厚小的膜厚；和第2栅电极，其设置在第2绝缘膜上，并具有与第2氧化物半导体层重叠的区域。
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公开(公告)号：CN119325278A
公开(公告)日：2025-01-17
申请号：CN202410810371.X
申请日：2024-06-21
Applicant: 株式会社日本显示器
Abstract: 本发明涉及半导体器件和显示装置。课题在于改善包括氧化物半导体的半导体器件的可靠性。半导体器件包括：第一绝缘层；所述第一绝缘层之上的具有多晶结构的氧化物半导体层；所述氧化物半导体层之上的栅极绝缘层；所述栅极绝缘层之上的栅极布线；和所述栅极布线之上的第二绝缘层，所述氧化物半导体层具有朝向第一方向排列的第一区域、第二区域及第三区域，所述第一区域与所述栅极绝缘层及所述栅极布线重叠，所述第三区域与所述第二绝缘层相接，从所述第二区域的上表面到所述第二绝缘层的上表面为止的距离比从所述第三区域的上表面到所述第二绝缘层的上表面为止的距离长。
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Patent Agency Ranking
公开(公告)号：CN118943145A
公开(公告)日：2024-11-12
申请号：CN202410503778.8
申请日：2024-04-25
Applicant: 株式会社日本显示器
IPC: H01L27/12 , H10K59/121 , H10K59/123 , H10K59/131
Abstract: 本发明涉及半导体装置。课题在于实现具有高迁移率的半导体装置。半导体装置包括：栅电极；前述栅电极之上的栅极绝缘层；前述栅极绝缘层之上的以铝为主成分的金属氧化物层；前述金属氧化物层之上的具有多晶结构的氧化物半导体层；从前述氧化物半导体层之上与前述氧化物半导体层相接的源电极及漏电极；和前述源电极及前述漏电极之上的绝缘层。在将供给至前述栅电极的电压设为Vg、将前述半导体装置的阈值电压设为Vth、将由前述栅电极和前述氧化物半导体层夹持的前述栅极绝缘层的静电电容设为Cox的情况下，前述半导体装置的线性迁移率在(Vg‑Vth)×Cox＝5×10‑7C/cm2时大于20cm2/Vs。
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公开(公告)号：CN118553770A
公开(公告)日：2024-08-27
申请号：CN202410201026.6
申请日：2024-02-23
Applicant: 株式会社日本显示器
IPC: H01L29/423 , H01L29/786 , H01L27/12
Abstract: 本发明涉及半导体装置。课题在于抑制应力试验前后的半导体装置的电气特性变化。半导体装置包含第1栅电极、所述第1栅电极之上的第1绝缘层、所述第1绝缘层之上的氧化物半导体层、所述氧化物半导体层之上的第2绝缘层和所述第2绝缘层之上的第2栅电极。所述第1绝缘层包含含有硅及氮的第1层、含有硅及氧的第2层以及含有铝及氧的第3层。所述第1层的厚度为10nm以上190nm以下。所述第2层的厚度为10nm以上100nm以下。所述第1层及所述第2层的合计厚度为200nm以下。所述第3层的厚度为1nm以上10nm以下。
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公开(公告)号：CN118398661A
公开(公告)日：2024-07-26
申请号：CN202410049356.8
申请日：2024-01-12
Applicant: 株式会社日本显示器
IPC: H01L29/78 , H01L27/12 , G02F1/1362
Abstract: 本发明涉及半导体器件。本发明能够不降低半导体器件的电气特性而增大工艺余量。半导体器件包含：氧化物半导体层，其包含多晶构造；栅电极，其与所述氧化物半导体层相对；所述氧化物半导体层与所述栅电极之间的栅极绝缘层；第1透明导电层，其与所述氧化物半导体层连接；和第2透明导电层，其设置在与所述第1透明导电层的同一层、并与所述第1透明导电层分离，所述第1透明导电层的结晶性与所述第2透明导电层的结晶性不同。
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公开(公告)号：CN115210402A
公开(公告)日：2022-10-18
申请号：CN202180017957.5
申请日：2021-02-19
Applicant: 株式会社日本显示器
IPC: C23C14/04 , H01L21/027
Abstract: 蒸镀掩模单元的制造方法包括：在第一支承基板上配置抗蚀膜的步骤；在抗蚀膜上形成剥离层的步骤；从抗蚀膜的侧面向内侧曝光抗蚀膜的步骤；在剥离层上形成具有多个开口的至少一个蒸镀掩模的步骤；将具有至少一个窗的支承框以至少一个窗与至少一个蒸镀掩模的多个开口重叠的方式配置在剥离层上的步骤；和通过镀敷法形成将至少一个蒸镀掩模与支承框相互固定的连接部的步骤。
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公开(公告)号：CN119767782A
公开(公告)日：2025-04-04
申请号：CN202411357136.8
申请日：2024-09-27
Applicant: 株式会社日本显示器
IPC: H10D84/83 , H01L23/528 , H10D62/40
Abstract: 本发明提供一种具有高的可靠性的半导体装置。半导体装置包含：氧化物半导体层，其包含含有杂质元素的杂质区域，且具有多晶结构；栅极电极，其设置在氧化物半导体层上；绝缘层，其设置在氧化物半导体层与栅极电极之间；第1接触孔，其贯通绝缘层，且露出杂质区域；第2接触孔，其至少贯通绝缘层，且具有比第1接触孔的深度更大的深度；和连接布线，其经由第1接触孔及第2接触孔，将杂质区域和通过第2接触孔而露出的层进行电连接；其中，连接布线包含第1导电层以及第1导电层上的第2导电层，第1导电层中的从第2导电层露出的部分含有杂质元素。
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