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公开(公告)号：CN1883153A
公开(公告)日：2006-12-20
申请号：CN200480034306.3
申请日：2004-04-28
Applicant: 爱德万测试株式会社
CPC classification number: H03L7/0812 , G01R31/31922 , H03K5/135 , H03K2005/00026 , H03L7/0805 , H04L1/205 , H04L1/24 , H04L7/0008 , H04L7/0037 , H04L7/0041
Abstract: 本发明的一种时钟恢复电路，包括：多级第1可变延迟元件，使数据信号依次延迟第1延迟量；多级第2可变延迟元件，使时钟信号依次延迟大于第1延迟量的第2延迟量；多个定时比较器，根据因同一级第2可变延迟元件而延迟的时钟信号，对因多级第1可变延迟元件而延迟的多个数据信号进行抽样；多个EOR电路，对连续的2个定时比较器的2个抽样结果进行逻辑异或运算；以及恢复可变延迟电路，依据多个EOR电路的运算结果，使时钟信号延迟。
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公开(公告)号：CN1833175A
公开(公告)日：2006-09-13
申请号：CN200480022637.5
申请日：2004-04-28
Applicant: 爱德万测试株式会社
IPC: G01R31/3181
CPC classification number: G01R31/31922 , H03K5/133 , H03K5/135 , H03K2005/00026 , H03L7/07 , H03L7/0805 , H03L7/0812 , H03L7/0814 , H03L7/091 , H04L7/00 , H04L7/0037 , H04L7/0041
Abstract: 本发明中所述的数据取样装置包含：多数段第1可变延迟元件，其以第1延迟量依次延迟数据信号；多数段第2可变延迟元件，其以大于第1延迟量的第2延迟量依次延迟选通信号；以及多数个时序比较器，其利用由同一段的第2可变延迟元件而延迟的选通信号，对由多数段第1可变延迟元件而延迟的多数个数据信号进行取样；并且，时序比较器具备：动态D－FF电路，其根据选通信号且使用寄生电容锁存数据信号并进行输出，以及正反馈D－FF电路，其根据延迟的选通信号且使用正反馈电路将动态D－FF电路所输出的输出信号锁存并进行输出。
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公开(公告)号：CN1883116A
公开(公告)日：2006-12-20
申请号：CN200480034305.9
申请日：2004-04-28
Applicant: 爱德万测试株式会社
IPC: H03K5/13
CPC classification number: H03L7/0812 , G01R31/31922 , G01R31/31937 , H03K5/135 , H03K2005/00026 , H03L7/0805
Abstract: 本发明的可变延迟电路包括：多段第1可变延迟元件，串联连接，使参考时钟信号或数据信号依次延迟；第2可变延迟元件，并联连接于多段第1可变延迟元件，使参考时钟信号延迟；相位比较器，将通过多段第1可变延迟元件所延迟的参考时钟信号的相位，与通过第2可变延迟元件所延迟的参考时钟信号的相位进行比较；以及延迟量控制部，根据相位比较器的比较结果，为了使多段第1可变延迟元件所延迟的参考时钟信号的相位，与第2可变延迟元件所延迟的参考时钟信号在特定周期后的相位大致相等，对多段第1可变延迟元件的各延迟量进行控制。
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公开(公告)号：CN1894852A
公开(公告)日：2007-01-10
申请号：CN200480037677.7
申请日：2004-12-17
Applicant: 爱德万测试株式会社
CPC classification number: H03K5/133 , G01R31/3191 , G01R31/31922 , G01R31/31937 , H03K2005/00026 , H03K2005/00039 , H03K2005/00058 , H03K2005/0013 , H03K2005/00202 , H03K2005/00267
Abstract: 本发明提供一种延迟电路，其对应于所期望的延迟时间设定使输入信号延迟且输出，包括：延迟元件，其使该输入信号延迟一以所施加的供给电流为基准的延迟时间且输出该输入信号；电流供给部，其产生该供给电流；电压产生部，其产生一种对应于该延迟时间设定的基本电压；以及控制部，其使电流供给部产生供给电流，根据电流供给部的特性，使基本电压变换成控制电压，以供给至电流供给部。电流供给部具有所定的导电特性且具有第1MOS电晶体，其供给汲极电流至延迟元件以作为该供给电流。该控制部产生第1MOS电晶体在饱和区域动作时的第1控制电压，该第1控制电压可供给至第1MOS电晶体的闸极端。
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Patent Agency Ranking
公开(公告)号：CN101145770B
公开(公告)日：2012-07-18
申请号：CN200710143083.X
申请日：2007-08-22
Applicant: 爱德万测试株式会社
CPC classification number: G01R31/3016
Abstract: 本发明提供一种延迟电路、测试装置、半导体芯片、初始化电路及初始化方法。延迟电路包括：第1延迟元件；第2延迟元件；及测量第1延迟元件对每个延迟设定值产生的延迟量且对第1延迟元件进行初始化的初始化部。初始化部包括：将第1延迟元件的输出信号输入到第1延迟元件的第1循环路径；将第2延迟元件的输出信号输入到第2延迟元件的第2循环路径；对第1延迟元件依次设定不同的延迟设定值，依次测量第1延迟元件中的延迟量的第1测量部；使第2延迟元件的延迟设定值不发生变化，和第1测量部同步测量第2延迟元件中的延迟量的第2测量部；用第2测量部与相应延迟量同步测量所得延迟量，来补正第1测量部测得的延迟量的延迟量计算部。
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公开(公告)号：CN100581095C
公开(公告)日：2010-01-13
申请号：CN200480034306.3
申请日：2004-04-28
Applicant: 爱德万测试株式会社
CPC classification number: H03L7/0812 , G01R31/31922 , H03K5/135 , H03K2005/00026 , H03L7/0805 , H04L1/205 , H04L1/24 , H04L7/0008 , H04L7/0037 , H04L7/0041
Abstract: 本发明的一种时钟恢复电路，包括：多级第1可变延迟元件，使数据信号依次延迟第1延迟量；多级第2可变延迟元件，使时钟信号依次延迟大于第1延迟量的第2延迟量；多个定时比较器，根据因同一级第2可变延迟元件而延迟的时钟信号，对因多级第1可变延迟元件而延迟的多个数据信号进行抽样；多个EOR电路，对连续的2个定时比较器的2个抽样结果进行逻辑异或运算；以及恢复可变延迟电路，依据多个EOR电路的运算结果，使时钟信号延迟。
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公开(公告)号：CN100563103C
公开(公告)日：2009-11-25
申请号：CN200480037677.7
申请日：2004-12-17
Applicant: 爱德万测试株式会社
CPC classification number: H03K5/133 , G01R31/3191 , G01R31/31922 , G01R31/31937 , H03K2005/00026 , H03K2005/00039 , H03K2005/00058 , H03K2005/0013 , H03K2005/00202 , H03K2005/00267
Abstract: 本发明提供一种延迟电路，其对应于所期望的延迟时间设定使输入信号延迟且输出，包括：延迟元件，其使该输入信号延迟一以所施加的供给电流为基准的延迟时间且输出该输入信号；电流供给部，其产生该供给电流；电压产生部，其产生一种对应于该延迟时间设定的基本电压；以及控制部，其使电流供给部产生供给电流，根据电流供给部的特性，使基本电压变换成控制电压，以供给至电流供给部。电流供给部具有所定的导电特性且具有第1MOS电晶体，其供给汲极电流至延迟元件以作为该供给电流。该控制部产生第1MOS电晶体在饱和区域动作时的第1控制电压，该第1控制电压可供给至第1MOS电晶体的闸极端。
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公开(公告)号：CN100476448C
公开(公告)日：2009-04-08
申请号：CN200480022637.5
申请日：2004-04-28
Applicant: 爱德万测试株式会社
IPC: G01R31/3181
CPC classification number: G01R31/31922 , H03K5/133 , H03K5/135 , H03K2005/00026 , H03L7/07 , H03L7/0805 , H03L7/0812 , H03L7/0814 , H03L7/091 , H04L7/00 , H04L7/0037 , H04L7/0041
Abstract: 本发明中所述的数据取样装置包含：多数段第1可变延迟元件，其以第1延迟量依次延迟数据信号；多数段第2可变延迟元件，其以大于第1延迟量的第2延迟量依次延迟选通信号；以及多数个时序比较器，其利用由同一段的第2可变延迟元件而延迟的选通信号，对由多数段第1可变延迟元件而延迟的多数个数据信号进行取样；并且，时序比较器具备：动态D-FF电路，其根据选通信号且使用寄生电容锁存数据信号并进行输出，以及正反馈D-FF电路，其根据延迟的选通信号且使用正反馈电路将动态D-FF电路所输出的输出信号锁存并进行输出。
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公开(公告)号：CN101145770A
公开(公告)日：2008-03-19
申请号：CN200710143083.X
申请日：2007-08-22
Applicant: 爱德万测试株式会社
CPC classification number: G01R31/3016
Abstract: 本发明提供一种延迟电路、测试装置、存储介质、半导体芯片、初始化电路及初始化方法。延迟电路包括：第1延迟元件；第2延迟元件；及测量第1延迟元件对每个延迟设定值产生的延迟量且对第1延迟元件进行初始化的初始化部。初始化部包括：将第1延迟元件的输出信号输入到第1延迟元件的第1循环路径；将第2延迟元件的输出信号输入到第2延迟元件的第2循环路径；对第1延迟元件依次设定不同的延迟设定值，依次测量第1延迟元件中的延迟量的第1测量部；使第2延迟元件的延迟设定值不发生变化，和第1测量部同步测量第2延迟元件中的延迟量的第2测量部；用第2测量部与相应延迟量同步测量所得延迟量，来补正第1测量部测得的延迟量的延迟量计算部。
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