公开(公告)号：KR1020130015859A

公开(公告)日：2013-02-14

申请号：KR1020110078154

申请日：2011-08-05

Applicant: 고려대학교 산학협력단

Inventor： 김철우 ,  김무영 ,  이호규

IPC: H03M1/12

CPC classification number: H03M1/38 ,  H03M1/122 ,  H03M1/14 ,  H03M2201/2233 ,  H03M2201/62

Abstract: PURPOSE: An analogue to digital converter is provided to tremendously reduce the amount of input capacitance by partially applying the algorithm of a pipeline ADC(Analogue to Digital Converter) to a successive approximation register ADC. CONSTITUTION: A first voltage input part(170) outputs a first voltage. A second voltage input part(180) outputs a second voltage. First and second sample holding parts(110,120) perform sample holding operations based on a first input voltage, a second input voltage, and a common voltage. A first capacitor array(150) is selectively connected to the output terminal of the first sample holding part. A second capacitor array(160) is selectively connected to the output terminal of the second sample holding part. A double comparison part(190) compares the output voltages of the first voltage input part, the second voltage input part, the first capacitor array, and the second capacitor array. An SAR(Successive Approximation Register) control part(200) generates a digital code for the input voltage. [Reference numerals] (190) Double comparison part; (200) SAR control part

Abstract translation: 目的：通过将流水线ADC（模数转换器）的算法部分应用于逐次逼近寄存器ADC，可提供模数转换器，以极大地减少输入电容量。 构成：第一电压输入部（170）输出第一电压。 第二电压输入部分（180）输出第二电压。 第一和第二样品保持部件（110,120）基于第一输入电压，第二输入电压和公共电压进行采样保持操作。 第一电容器阵列（150）选择性地连接到第一样品保持部分的输出端子。 第二电容器阵列（160）选择性地连接到第二样品保持部分的输出端子。 双重比较部分（190）比较第一电压输入部分，第二电压输入部分，第一电容器阵列和第二电容器阵列的输出电压。 SAR（连续近似寄存器）控制部分（200）产生用于输入电压的数字代码。 （附图标记）（190）双重比较部; （200）SAR控制部分

公开(公告)号：KR101122734B1

公开(公告)日：2012-03-23

申请号：KR1020100025672

申请日：2010-03-23

Applicant: 고려대학교 산학협력단

Inventor： 김철우 ,  김무영 ,  이호규 ,  이택종

IPC: H03M1/66

Abstract: 본 발명은 캐패시터의 직렬연결을 이용하여 멀티플라잉 디지털 아날로그 변환기의 구성에 사용되는 캐패시터의 숫자를 줄여 칩 면적과 소모 전력을 줄인 멀티플라잉 디지털 아날로그 변환기 및 이를 이용한 파이프라인 아날로그 디지털 변환기에 관한 것으로, 본 발명에 따른 멀티플라잉 디지털 아날로그 변환기는 샘플링페이즈에서 입력전압을 입력받고 증폭페이즈에서 상기 샘플링페이즈에서 보다 캐패시턴스 값이 줄어드는 제1캐패시터부; 상기 샘플링페이즈에서 상기 입력전압을 입력받고 상기 증폭페이즈에서 디지털 전압을 입력받는 제2캐패시터부; 및 상기 샘플링페이즈에서 상기 제1캐패시터부와 상기 제2캐패시터부가 입력받은 입력전압과 상기 증폭페이즈에서 상기 제2캐패시터부가 입력받은 디지털전압의 차이를 증폭한 레지듀 전압을 출력하기 위한 증폭부를 포함하고, 상기 제1캐패시터부는 상기 증폭페이즈에서 상기 증폭부의 입력노드와 출력노드사이에 네거티브 피드백 루프를 이루는 것을 특징으로 한다.

公开(公告)号：KR100945740B1

公开(公告)日：2010-03-08

申请号：KR1020070100028

申请日：2007-10-04

Applicant: 고려대학교 산학협력단

Inventor： 김진우 ,  김무영 ,  이호규 ,  김철우

IPC: H03M1/12

Abstract: 본 발명은 아날로그 신호를 디지털 신호로 변환하는 장치 및 방법에 관한 것이다. 아날로그 신호를 디지털 신호로 변환하는 장치에 있어서, 입력 전압에 따라 스위치를 조절하는 스위칭 조절부와 상기 스위칭 조절부의 출력값에 따라 비교 범위를 조절하는 제 1 비교부 및 상기 제 1 비교부로부터 출력된 디지털 코드를 인코딩하는 인코딩부를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기를 제공한다. 본 발명을 통하여 아날로그-디지털 변환기의 전력 소모 문제와 집적도 문제를 해결할 수 있다.
아날로그-디지털 변환기, 프리앰프, 비교기

Abstract translation: 用于将模拟信号转换成数字信号的设备和方法技术领域本发明涉及用于将模拟信号转换为数字信号的设备和方法 用于将模拟信号转换成数字信号的装置，从所述第一比较部分和控制按照切换控制单元的输出和所述比较范围中的第一比较单元的输出数字所述用于根据输入电压控制开关的开关控制 还有一个用于编码代码的编码单元。 通过本发明可以解决模数转换器的功耗和集成问题。

公开(公告)号：KR100679862B1

公开(公告)日：2007-02-07

申请号：KR1020050030549

申请日：2005-04-13

Applicant: 고려대학교 산학협력단 ,  한국전자통신연구원

Inventor： 김철우 ,  김진한 ,  곽영호 ,  김무영

IPC: H03B19/00 ,  H03L7/00

Abstract: 지연고정루프를 이용한 주파수 체배기가 제공된다. 체배계수제어부는 설정된 체배비에 대응하는 선택신호를 출력한다. 전압제어지연부는 소정의 입력클럭신호를 소정시간 순차적으로 지연시켜 복수개의 전압제어지연신호를 출력한다. 천이감지부는 전압제어지연신호 중에서 선택신호에 대응하는 개수의 전압제어지연신호로부터 상승에지를 감지하고, 상승에지가 감지되면 하강펄스를 출력한다. 다중화부는 선택신호에 대응하는 개수의 전압제어지연신호 중에서 마지막으로 출력되는 신호를 선택하여 입력클럭신호의 위상을 제어하는 위상검출기로 출력한다. 에지결합부는 천이감지부로부터 하강펄스가 입력될 때마다 출력신호의 위상을 변경하여 생성한 출력클럭신호를 출력한다. 본 발명에 따르면, 저지터의 특성의 주파수 체배기를 구현할 수 있으며, 주파수 체배비를 동적으로 변화시킴으로써, 하나의 입력 주파수에 대해 다양한 주파수를 얻을 수 있다.

公开(公告)号：KR1020060131250A

公开(公告)日：2006-12-20

申请号：KR1020050051535

申请日：2005-06-15

Applicant: 고려대학교 산학협력단

Inventor： 김철우 ,  송장훈 ,  신동석 ,  김무영 ,  정인화

IPC: H03K5/14 ,  H03K5/04

CPC classification number: H03L7/0814 ,  G06F1/04 ,  H03K5/135 ,  H03K5/1565

Abstract: An apparatus and a method of generating a digital clock signal irrespective of input signal duty rate is provided to reduce power consumption of a microprocessor which is driven at high speed at low voltage. A clock signal delay unit(200) delays a clock signal to generate plural clock signals having different phases. A digitizer(300) detects the phases of the delayed clock signals as a digital value at rising edge of flip-flop. A selection signal generating unit(400) detects clock edge, in which output signal values of the digitizer are shifted into different digital values, to generate a selection signal. A selection unit(500) selects a specific signal from the delay signals having the different phase.

Abstract translation: 提供了与输入信号占空比无关地生成数字时钟信号的装置和方法，以降低在低电压下以高速驱动的微处理器的功耗。 时钟信号延迟单元（200）延迟时钟信号以产生具有不同相位的多个时钟信号。 数字转换器（300）在延迟时钟信号的相位检测作为触发器上升沿的数字值。 选择信号生成单元（400）检测时钟沿，数字转换器的输出信号值被转换成不同的数字值，以产生选择信号。 选择单元（500）从具有不同相位的延迟信号中选择特定信号。

公开(公告)号：KR100950010B1

公开(公告)日：2010-03-29

申请号：KR1020070100042

申请日：2007-10-04

Applicant: 고려대학교 산학협력단

Inventor： 김진우 ,  김무영 ,  이호규 ,  김철우

IPC: H03M1/12

Abstract: 본 발명은 아날로그 신호를 디지털 신호로 변환하는 장치 및 방법에 관한 것이다. 아날로그 신호를 디지털 신호로 변환하는 장치에 있어서, 스위치를 이용하여 비교기의 비교 범위를 조절하는 전처리부와 상기 조절된 비교 범위에 기초하여 입력 전압과 기준 전압을 비교하는 제1 비교부 및 상기 제1 비교부로부터 출력된 디지털 코드를 인코딩하는 인코딩부를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기를 제공한다. 본 발명을 통하여 아날로그-디지털 변환기의 전력 소모 문제와 집적도 문제를 해결할 수 있다.
아날로그-디지털 변환기, 프리앰프, 비교기

公开(公告)号：KR100928245B1

公开(公告)日：2009-11-24

申请号：KR1020070074353

申请日：2007-07-25

Applicant: 고려대학교 산학협력단 ,  전북대학교산학협력단

Inventor： 김무영 ,  김진우 ,  이호규 ,  김철우

IPC: H03M1/12

Abstract: 본 발명은 연산증폭기를 공유하는 방식의 파이프라인 아날로그 디지털 변환기의 공유되는 연산 증폭기의 구성을 변경하도록 하여 메모리 효과를 제거한 아날로그 디지털 변환기에 관한 것으로, 이를 위하여 입력단을 복수로 구성한 연산 증폭기를 공유하도록 하고 사용되지 않는 입력단에는 공통 전압이 인가되도록 함으로써, 아날로그-디지털 변환기에서 발생하는 메모리 효과를 제거하여 정밀도를 높일 수 있는 효과가 있다. 또한, 동일한 공유 증폭기를 적용하더라도 해당 증폭기가 높은 수준의 증폭기가 요구되지 않는 스테이지에서는 낮은 증폭 기능을 가지는 연산 증폭기로 동작하도록 함으로써, 동일한 구성의 연산 증폭기를 모든 공유 스테이지들에 적용하더라도 전력 소모를 줄일 수 있는 효과가 있다.
OP AMP, 연산 증폭기, 공유 증폭기, 파이프라인 ADC, ADC

Abstract translation: 本发明涉及一种模拟数字转换器，以除去记忆效应，从而改变了在管线模拟数字转换器的系统的共享共用运算放大器的运算放大器的结构中，以共享配置成输入多个向该运算放大器 公共电压施加到未使用的输入端子，从而消除了模数转换器中产生的存储效应，从而提高了准确度。 另外，即使施加在阶段相同的共享放大器，放大器不需要通过在具有低放大的运算放大器来操作所述放大器的高电平，它被施加到相同的配置的运算放大器的所有共享阶段，以减少功率消耗 可以有效。

公开(公告)号：KR1020090034669A

公开(公告)日：2009-04-08

申请号：KR1020070100042

申请日：2007-10-04

Applicant: 고려대학교 산학협력단

Inventor： 김진우 ,  김무영 ,  이호규 ,  김철우

IPC: H03M1/12

CPC classification number: H03M1/18 ,  H03M1/002 ,  H03M3/022 ,  H03M2201/196 ,  H03M2201/2266

Abstract: An apparatus and a method for converting an analog signal into a digital signal are provided to reduce the number of preamplifiers and comparators by decreasing a comparison range through the preprocessing. A preprocessor(210) controls a comparison range of a comparator by using a switch. A first comparison unit(230) compares an input voltage and a reference voltage based on the controlled comparison range. An encoding unit(260) encodes a digital code outputted from the first comparison unit. The preprocessor includes a comparator, a flip-flop and a sample holder. The comparator compares the differential input signal. The flip-flop maintains the output of the comparator to the fixed value according to the clock signal. The sample holder outputs the differential input signal having the fixed value.

Abstract translation: 提供了一种将模拟信号转换为数字信号的装置和方法，通过减少预处理的比较范围来减少前置放大器和比较器的数量。 预处理器（210）通过使用开关来控制比较器的比较范围。 第一比较单元（230）基于受控比较范围来比较输入电压和参考电压。 编码单元（260）对从第一比较单元输出的数字码进行编码。 预处理器包括比较器，触发器和样本保持器。 比较器比较差分输入信号。 触发器根据时钟信号将比较器的输出维持在固定值。 样品架输出具有固定值的差分输入信号。

公开(公告)号：KR1020090011099A

公开(公告)日：2009-02-02

申请号：KR1020070074353

申请日：2007-07-25

Applicant: 고려대학교 산학협력단 ,  전북대학교산학협력단

Inventor： 김무영 ,  김진우 ,  이호규 ,  김철우

IPC: H03M1/12

CPC classification number: H03M1/0617 ,  H03M1/002 ,  H03M1/1009 ,  H03M1/122 ,  H03M1/14 ,  H03M2201/6107 ,  H03M2201/76

Abstract: An analog to digital converter removing a memory effect is provided to reduce power consumption by sharing an operational amplifier composed of a plurality of input terminals. A pipeline analog to digital has the multiple stages in which a sample mode and a hold mode are alternated. A folded-cascode amplifier including a cascode amplifier is applied in a pair of stages among the plurality of stages. In the pair of stages, the input terminal of the folded-cascode amplifier is connected when the state with high significance is in a hold mode and the input terminal of the cascode amplifier is connected when the stage with low significance is in the hold mode.

Abstract translation: 通过共享由多个输入端组成的运算放大器来提供消除存储器效应的模数转换器来降低功耗。 模拟到数字管线具有交替采样模式和保持模式的多个阶段。 包括共源共栅放大器的折叠共源共栅放大器被施加在多个级之间的一对级中。 在一对级中，当具有高有效性的状态处于保持模式时，折叠共源共栅放大器的输入端连接，并且当具有低重要性的级处于保持模式时，共源共栅放大器的输入端连接。

公开(公告)号：KR1020090011094A

公开(公告)日：2009-02-02

申请号：KR1020070074345

申请日：2007-07-25

Applicant: 고려대학교 산학협력단 ,  전북대학교산학협력단

Inventor： 김무영 ,  이호규 ,  김진우 ,  김철우

IPC: G05F1/455

CPC classification number: G05F1/565 ,  H02M1/08 ,  H02M2001/0096

Abstract: A current source is provided to supply stable currents insensitively to environmental change while obtaining wide output ranges even at low power supply voltage, thereby preventing excessive power consumption. A voltage regulator determines an output voltage by using an input voltage. A plurality of transistors(40) is connected in parallel between the output terminal of the voltage regulator and a ground. A detecting unit(30) selects any one of the plurality of transistors on the basis of phase changes in the delayed clock. The selected transistor is operated.

Abstract translation: 提供电流源，即使在低电源电压下也能获得宽的输出范围，从而不利地提供稳定的电流，从而防止过大的功耗。 电压调节器通过使用输入电压来确定输出电压。 多个晶体管（40）并联连接在电压调节器的输出端和地之间。 检测单元（30）基于延迟时钟的相位变化来选择多个晶体管中的任一个。 所选晶体管工作。