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公开(公告)号：KR1020140077018A
公开(公告)日：2014-06-23
申请号：KR1020120145706
申请日：2012-12-13
Applicant: 삼성전자주식회사
CPC classification number: G01N33/5008 , G01N2500/10 , G06F19/20 , G01N33/48
Abstract: A method and an apparatus for performing drug screening obtain statistical data relating to prognostic indexes and phenotype features which represent the risk of a recurrence of an illness for biological samples; obtain drug data relating to expression levels of the phenotype features changed by inserting different types of drugs into each of the biological samples; and thus screen the efficacy of drugs administrated using the obtained statistical and drug data.
Abstract translation: 用于进行药物筛选的方法和装置获得与预后指标和表型特征相关的统计数据，其表示生物样品疾病复发的风险; 获得与通过将不同类型的药物插入每个生物样品而改变的表型特征的表达水平相关的药物数据; 从而筛选使用获得的统计学和药物数据管理的药物的功效。
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公开(公告)号：KR1020130088911A
公开(公告)日：2013-08-09
申请号：KR1020120009440
申请日：2012-01-31
Applicant: 삼성전자주식회사
CPC classification number: H05K1/183 , H05K1/14 , H05K1/141 , H05K1/182 , H05K2201/10159 , H05K2201/10325 , H05K2201/2018 , H05K2203/166
Abstract: PURPOSE: A memory module assembly is provided to lower a height from a motherboard to a memory module by arranging a socket having the memory module in an accommodating groove. CONSTITUTION: A motherboard (110) has an accommodating groove. A socket (120) is formed in the accommodating groove and fixed to the motherboard. A memory module (130) is mounted on the socket. The memory module is electrically connected to the motherboard by the medium of the socket. The thickness of the socket is less than the total thickness of the thickness of the motherboard and the thickness of the memory module.
Abstract translation: 目的：提供一种存储器模块组件，用于通过将具有存储器模块的插座布置在容纳槽中来将主板的高度降低到存储器模块。 构成：主板（110）具有容纳槽。 插座（120）形成在容纳槽中并固定到母板上。 存储器模块（130）安装在插座上。 存储器模块通过插座的介质电连接到母板。 插座的厚度小于母板厚度的总厚度和内存模块的厚度。
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公开(公告)号：KR1020130038654A
公开(公告)日：2013-04-18
申请号：KR1020110103133
申请日：2011-10-10
Applicant: 삼성전자주식회사
CPC classification number: H01L23/647 , H01L23/3128 , H01L24/29 , H01L24/32 , H01L24/45 , H01L24/48 , H01L24/73 , H01L25/0657 , H01L25/16 , H01L25/18 , H01L2224/2919 , H01L2224/32145 , H01L2224/32225 , H01L2224/45124 , H01L2224/45144 , H01L2224/45147 , H01L2224/48091 , H01L2224/48195 , H01L2224/48227 , H01L2224/73265 , H01L2225/0651 , H01L2225/06575 , H01L2924/00014 , H01L2924/01013 , H01L2924/01014 , H01L2924/01029 , H01L2924/1301 , H01L2924/1434 , H01L2924/1436 , H01L2924/1437 , H01L2924/1441 , H01L2924/1443 , H01L2924/14511 , H01L2924/15311 , H01L2924/157 , H01L2924/15787 , H01L2924/15788 , H01L2924/181 , H01L2924/19015 , H01L2924/1902 , H01L2924/19043 , H01L2924/19105 , H01L2924/3011 , H01L2924/00012 , H01L2924/00 , H01L2224/85399 , H01L2224/05599
Abstract: PURPOSE: A die package, a manufacturing method thereof, and a device having the die package are provided to form a resistance in a die package instead of connecting the resistance to the outside and to improve signal integrity and power integrity. CONSTITUTION: A bonding unit(120) physically attaches a die(130) to a substrate(110). A solder ball(150) is electrically connected to a bonding wire(140) through a via(115). The bonding wire electrically connects the die and the substrate. A resistance(160) is formed between the substrate and the bonding wire. The resistance is the ZQ resistance for correcting the impedance of the output driver of a memory.
Abstract translation: 目的：提供一种管芯封装及其制造方法以及具有管芯封装的器件，以在管芯封装中形成电阻，而不是将电阻连接到外部并提高信号完整性和电力完整性。 构成：将裸片（130）物理地附接到基底（110）上的结合单元（120）。 焊球（150）通过通孔（115）电连接到接合线（140）。 接合线将管芯和衬底电连接。 在基板和接合线之间形成电阻（160）。 电阻是用于校正存储器的输出驱动器的阻抗的ZQ电阻。
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公开(公告)号：KR100818621B1
公开(公告)日：2008-04-01
申请号：KR1020060076261
申请日：2006-08-11
Applicant: 삼성전자주식회사
IPC: H01R33/76
CPC classification number: H01R12/83 , H01R13/62988 , H01R13/631 , H05K1/0295 , H05K1/117 , H05K2201/09954 , H05K2201/10159
Abstract: 메모리 모듈, 메모리 모듈용 소켓 및 그를 구비한 메인 보드가 개시된다. 본 발명의 메모리 모듈용 소켓은, 메모리 모듈 기판의 어느 일변에 형성된 제1 커넥터와 전기적으로 연결 가능한 제1 소켓핀들을 구비하는 제1 단위소켓; 및 메모리 모듈 기판에 형성된 제2 커넥터와 전기적으로 연결 가능한 제2 소켓핀들을 구비하며, 메모리 모듈 기판이 장착되는 메인 보드(Main Board) 기판의 판면과 나란하게 메인 보드 기판에 장착되는 제2 단위소켓을 포함하는 것을 특징으로 한다. 본 발명에 의하면, 단순하며 실제 구현이 용이하고 전기적 신뢰성을 확보할 수 있는 구조를 가질 뿐만 아니라 메모리 모듈의 면적을 늘리지 않고서도 메모리 모듈의 커넥터의 수를 확장하게 할 수 있다.
메모리 모듈, 메모리 모듈용 소켓, 제1 단위소켓, 제2 단위소켓-
公开(公告)号：KR100688501B1
公开(公告)日：2007-03-02
申请号：KR1020040072471
申请日：2004-09-10
Applicant: 삼성전자주식회사
CPC classification number: H01L25/105 , H01L23/3128 , H01L25/16 , H01L2224/06136 , H01L2224/48091 , H01L2224/4824 , H01L2225/1023 , H01L2225/107 , H01L2225/1094 , H01L2924/15311 , H01L2924/15331 , H01L2924/19041 , H01L2924/00014
Abstract: 본 발명은 미러링 구조를 갖는 스택 BOC 패키지 및 이를 장착한 DIMM 모듈에 대하여 개시된다. 본 발명의 스택 BOC 패키지는 제1 패키지, 제2 패키지, 인터포저, 그리고 솔더볼들을 포함한다. 제1 패키지는 제1 기판에 장착된 제1 반도체 칩을 포함하고, 제1 반도체 칩의 제1 접촉 패드들과 연결된 제1 전극 패드들이 제1 기판을 관통하고 금속으로 매립된 제1 비아홀들과 연결된다. 제2 패키지는 제2 반도체 칩을 포함하고 제1 패키지와 동일한 구조를 갖되, 제2 반도체 칩의 배면이 제1 반도체 칩의 배면과 마주보도록 배치된다. 인터포저는 제1 패키지와 제2 패키지를 서로 전기적으로 연결시킨다. 솔더볼들은 제1 패키지의 제1 전극 패드들 또는 제2 패키지의 제2 전극 패드들에 연결되어 바텀 타입 스택 BOC 패키지와 탑 타입 스택 BOC 패키지를 구성한다. DIMM 모듈은 인쇄 회로 기판 양면으로 바텀 타입 스택 BOC 패키지와 탑 타입 스택 BOC 패키지가 서로 전기적으로 연결된다
스택 보드-온-칩 패키지, 미러링 구조, 양면 실장 메모리 모듈-
Patent Agency Ranking
公开(公告)号：KR1020060117488A
公开(公告)日：2006-11-17
申请号：KR1020050039288
申请日：2005-05-11
Applicant: 삼성전자주식회사
IPC: H01L23/32
CPC classification number: H01L25/0655 , G11C5/02 , G11C7/10 , H01L23/538
Abstract: A memory module is provided to solve heat radiation problems in the memory module itself, to reduce the load applied to data input/output signal lines, and to synchronize easily a command signal with a control signal by loading memory devices with a plurality of ranks on the memory module itself. A memory module(500) is used to load a plurality of memory devices(C511 to C518). Each memory device includes at least two or more ranks, so that the memory module is capable of solving heat radiation problems. A front surface and a rear surface of the memory module are partially overlapped with each other. The memory module is operated in response to one rank select signal.
Abstract translation: 提供存储器模块以解决存储器模块本身中的散热问题，以减少施加到数据输入/输出信号线的负载，并且通过将存储器装置加载多个等级来容易地同步控制信号与控制信号同步 内存模块本身。 存储器模块（500）用于加载多个存储器件（C511至C518）。 每个存储器件包括至少两个或更多个等级，使得存储器模块能够解决散热问题。 存储模块的前表面和后表面彼此部分重叠。 存储器模块响应于一个等级选择信号而被操作。
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公开(公告)号：KR1020060024228A
公开(公告)日：2006-03-16
申请号：KR1020040073120
申请日：2004-09-13
Applicant: 삼성전자주식회사
CPC classification number: G11C5/04
Abstract: ECC 메모리 모듈이 개시된다. 본 발명에 따른 ECC 메모리 모듈은 ECC 메모리 모듈을 구성하는 메모리 소자 중 일부와 패리티 비트를 저장하기 위한 소자들을 2배의 덴시티와 2배의 비트 구성을 가지는 메모리 소자를 이용하여 통합 구성하여 실장한다. 본 발명에 다른 ECC 메모리 모듈은 ECC 기능 구현을 위해 추가되는 메모리 소자로 인한 실장 면적 증가, 신호선 로딩 증가, 비대칭 신호선 토폴로지로 인해 발생하는 신호 충실도 감소 등을 해결할 수 있다.
ECC 메모리 모듈, 비대칭 토폴로지-
公开(公告)号：KR1020060023677A
公开(公告)日：2006-03-15
申请号：KR1020040072471
申请日：2004-09-10
Applicant: 삼성전자주식회사
CPC classification number: H01L25/105 , H01L23/3128 , H01L25/16 , H01L2224/06136 , H01L2224/48091 , H01L2224/4824 , H01L2225/1023 , H01L2225/107 , H01L2225/1094 , H01L2924/15311 , H01L2924/15331 , H01L2924/19041 , H01L2924/00014
Abstract: 본 발명은 미러링 구조를 갖는 스택 BOC 패키지 및 이를 장착한 DIMM 모듈에 대하여 개시된다. 본 발명의 스택 BOC 패키지는 제1 패키지, 제2 패키지, 인터포저, 그리고 솔더볼들을 포함한다. 제1 패키지는 제1 기판에 장착된 제1 반도체 칩을 포함하고, 제1 반도체 칩의 제1 접촉 패드들과 연결된 제1 전극 패드들이 제1 기판을 관통하고 금속으로 매립된 제1 비아홀들과 연결된다. 제2 패키지는 제2 반도체 칩을 포함하고 제1 패키지와 동일한 구조를 갖되, 제2 반도체 칩의 배면이 제1 반도체 칩의 배면과 마주보도록 배치된다. 인터포저는 제1 패키지와 제2 패키지를 서로 전기적으로 연결시킨다. 솔더볼들은 제1 패키지의 제1 전극 패드들 또는 제2 패키지의 제2 전극 패드들에 연결되어 바텀 타입 스택 BOC 패키지와 탑 타입 스택 BOC 패키지를 구성한다. DIMM 모듈은 인쇄 회로 기판 양면으로 바텀 타입 스택 BOC 패키지와 탑 타입 스택 BOC 패키지가 서로 전기적으로 연결된다
스택 보드-온-칩 패키지, 미러링 구조, 양면 실장 메모리 모듈-
公开(公告)号：KR100505606B1
公开(公告)日：2005-09-26
申请号：KR1019980022570
申请日：1998-06-16
Applicant: 삼성전자주식회사
IPC: H01L21/8239
Abstract: 테스트 및 번인시 동시에 여러개의 워드라인을 인에이블시킬 수 있는 반도체 메모리장치 및 이의 로우 엑세싱 방법이 개시된다. 상기 로우 엑세싱 방법에 따라 동작되는 상기 반도체 메모리장치에서는, 테스트 및 번인시 외부에서 인가되는 어드레스중 모드 레지스터를 셋팅하기 위해 사용되는 제1비트그룹에 응답하여 멀티로우 인에이블 마스터 신호가 엑티브되고, 상기 어드레스의 제2비트그룹에 응답하여 무시 어드레스 정보신호들이 선택적으로 엑티브된다. 이에 따라 선택적으로 엑티브되는 상기 무시 어드레스 정보신호들에 응답하여 상기 어드레스중 원하는 비트가 선택적으로 무시될 수 있으며 원하는 개수의 워드라인들이 동시에 인에이블될 수 있다. 따라서 테스트 및 번인시 테스트 시간을 감소시킬 수 있는 장점이 있다.
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公开(公告)号：KR1020050086075A
公开(公告)日：2005-08-30
申请号：KR1020040012406
申请日：2004-02-24
Applicant: 삼성전자주식회사
IPC: G11C5/06
CPC classification number: G11C5/063 , H05K1/181 , H05K2201/09254 , Y02P70/611
Abstract: 본 발명은 메모리 모듈 및 이의 신호라인 배치 방법을 공개한다. 이 메모리 모듈의 신호라인 배치 방법은 메모리들을 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 그룹과 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 그룹으로 분류하여 배치하는 단계; 상기 메모리들 각각과 대응되는 제 1 분기점들을 배치하고, 각 메모리와 상기 메모리에 대응되는 상기 제 1 분기점을 제 1 신호라인으로 각각 연결하는 단계; 상기 제 2 그룹의 중앙지점에 제 2 분기점을 배치하고, 상기 제 2 그룹의 제 1 분기점들간 및 상기 제 2 그룹의 제 1 분기점과 상기 제 2 분기점간을 제 2 신호라인으로 각각 연결하는 단계; 상기 제 2 그룹의 중앙 지점에 외부의 신호를 수신하기 위한 제 3 분기점을 배치하고, 상기 제 3 분기점과 상기 제 2 그룹의 제 2 분기점을 제 3 신호라인으로 연결하는 단계; 및 상기 제 2 그룹의 제 2 분기점과 상기 제 1 그룹의 제 1 분기점을 제 4 신호라인으로 연결하는 단계를 구비하는 것을 특징으로 한다. 따라서 현재의 적층 구조 및 메모리의 배치 구조를 유지하면서도 메모리들 각각에 항상 안정된 신호를 제공하여 줄 수 있도록 하여 메모리 모듈의 타임 마진을 증대시켜 반도체가 보다 고속화 및 고밀도화 될 수 있도록 지원하여 준다.
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