복합 논리 셀을 포함하는 집적 회로
    1.
    发明公开
    복합 논리 셀을 포함하는 집적 회로 审中-实审
    包含复合逻辑单元的集成电路

    公开(公告)号:KR1020170124027A

    公开(公告)日:2017-11-09

    申请号:KR1020160053547

    申请日:2016-04-29

    Abstract: 복합논리셀을포함하는집적회로가개시된다. 본개시의예시적실시예에따른복합논리셀은, 제1 입력신호그룹및 공통입력신호그룹으로부터제1 출력신호를생성하는제1 논리회로및 제2 입력신호그룹및 공통입력신호그룹으로부터제2 출력신호를생성하는제2 논리회로를포함할수 있다. 제1 및제2 논리회로는, 공통입력신호그룹의제1 공통입력신호가인가되고제1 방향으로연장되는제1 게이트전극에의해서형성된, 제1 및제2 트랜지스터를각각포함할수 있다.

    Abstract translation: 公开了一种包括复合逻辑单元的集成电路。 在根据本公开的示例性实施例中,从第一输入信号组和所述公共输入信号的第二复合逻辑单元是用于生成从该组的第一输出信号和第二输入信号组和所述公共输入信号组的第一逻辑电路 以及用于产生输出信号的第二逻辑电路。 第一逻辑电路和第二逻辑电路可以包括第一晶体管和第二晶体管,每个晶体管由第一栅电极形成,公共输入信号组的第一公共输入信号被施加到第一栅电极并且沿第一方向延伸。

    반도체 회로 및 그 구동 방법
    3.
    发明公开
    반도체 회로 및 그 구동 방법 审中-实审
    半导体电路及其操作方法

    公开(公告)号:KR1020140085274A

    公开(公告)日:2014-07-07

    申请号:KR1020130028177

    申请日:2013-03-15

    CPC classification number: G11C7/1051 G11C7/222 G11C2207/2272 H03K3/356

    Abstract: Provided are a semiconductor circuit and a method for driving the same. The semiconductor circuit includes a first flip-flop configured to receive input data synchronized to a first clock and output first output data synchronized to a second clock different from the first clock, and a second flip-flop configured to receive the first output data and output second output data synchronized to the second clock, wherein the first and second flip-flops share an inverted second clock and a delayed second clock and respectively output the first and second output data.

    Abstract translation: 提供半导体电路及其驱动方法。 半导体电路包括:第一触发器,被配置为接收与第一时钟同步的输入数据,并输出与第一时钟不同的第二时钟同步的第一输出数据;以及第二触发器,被配置为接收第一输出数据并输出 第二输出数据与第二时钟同步,其中第一和第二触发器共享反相第二时钟和延迟的第二时钟并分别输出第一和第二输出数据。

    반도체 장치 및 그 제조 방법
    7.
    发明公开
    반도체 장치 및 그 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号:KR1020150007906A

    公开(公告)日:2015-01-21

    申请号:KR1020130126065

    申请日:2013-10-22

    Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 전압이 제공되는 제1 파워 레일과, 제1 불순물 영역을 접속되는 제1 소오스 전극, 제1 전압과 다른 제2 전압이 제공되는 제2 파워 레일과, 제2 불순물 영역에 접속되는 제2 소오스 전극, 제1 및 제2 불순물 영역 상에 제1 방향으로 연장되어 형성된 게이트 전극, 제1 불순물 영역 상에 형성된 제1 드레인 전극, 제2 불순물 영역 상에 형성된 제2 드레인 전극, 및 제1 드레인 전극과 제2 드레인 전극에 접속되고, 폐루프를 형성하는 연결 배선을 포함한다.

    Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括接收第一电压的第一电源轨,连接到第一杂质区的第一源电极,接收不同于第一电压的第二电压的第二电源轨,连接到第二电源的第二电源 杂质区域,在第一和第二杂质区域沿第一方向延伸的栅极电极,形成在第一杂质区域上的第一漏极电极,形成在第二杂质区域上的第二漏极电极,以及连接线路 第一漏极和第二漏极并形成闭环。

    리텐션 리셋 플립-플롭을 포함하는 반도체 장치
    8.
    发明公开
    리텐션 리셋 플립-플롭을 포함하는 반도체 장치 审中-实审
    一种包括保持重置触发器的半导体器件

    公开(公告)号:KR1020170090336A

    公开(公告)日:2017-08-07

    申请号:KR1020160043525

    申请日:2016-04-08

    Abstract: 반도체장치가제공된다. 반도체장치는, 로컬전원전압과클럭신호를이용하여입력된데이터신호를저장하고이를제1 출력신호로출력하는마스터래치, 로컬전원전압과다른글로벌전원전압, 클럭신호및 리텐션신호를이용하여제1 출력신호를저장하고이를제2 출력신호로출력하는슬레이브래치, 리텐션신호, 클럭신호및 리셋신호중 어느하나의신호와다른하나의신호를입력받고, 제1 논리연산을수행하여생성된제1 제어신호를출력하는제1 논리게이트, 및리텐션신호, 클럭신호및 리셋신호중 나머지하나와, 제1 제어신호를입력받고, 제2 논리연산을수행하여생성된제2 제어신호를마스터래치와슬레이브래치중 적어도하나에제공하는제2 논리게이트를포함한다.

    Abstract translation: 提供了一种半导体器件。 半导体装置,所述使用本地电源电压以及时钟信号输入数据信号保存,和它使用的主锁存器和本地电源电压,而另一个全球供应电压,时钟信号和保持信号,并输出第一输出信号的 1存储输出信号并接收这种类型的从锁存器中,保持信号,时钟信号和sinhojung任何一个信号与其它信号输出到第二输出信号复位,所述第一执行逻辑运算,以产生第一 用于输出控制信号,米特里张力信号,时钟信号和sinhojung另一复位,以及第一第一逻辑门接收第一控制信号,所述第二执行逻辑操作,以产生用于主锁存器的第二控制信号和从锁存 和至少一个第二逻辑门,用于提供花枝的。

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