公开(公告)号：KR1020150007906A

公开(公告)日：2015-01-21

申请号：KR1020130126065

申请日：2013-10-22

Applicant: 삼성전자주식회사

Inventor： 서재우 ,  정건옥 ,  김민수 ,  한상신 ,  강주현 ,  조욱래

IPC: H01L21/28 ,  H01L21/336

CPC classification number: H01L2224/16225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/00014

Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 전압이 제공되는 제1 파워 레일과, 제1 불순물 영역을 접속되는 제1 소오스 전극, 제1 전압과 다른 제2 전압이 제공되는 제2 파워 레일과, 제2 불순물 영역에 접속되는 제2 소오스 전극, 제1 및 제2 불순물 영역 상에 제1 방향으로 연장되어 형성된 게이트 전극, 제1 불순물 영역 상에 형성된 제1 드레인 전극, 제2 불순물 영역 상에 형성된 제2 드레인 전극, 및 제1 드레인 전극과 제2 드레인 전극에 접속되고, 폐루프를 형성하는 연결 배선을 포함한다.

Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括接收第一电压的第一电源轨，连接到第一杂质区的第一源电极，接收不同于第一电压的第二电压的第二电源轨，连接到第二电源的第二电源 杂质区域，在第一和第二杂质区域沿第一方向延伸的栅极电极，形成在第一杂质区域上的第一漏极电极，形成在第二杂质区域上的第二漏极电极，以及连接线路 第一漏极和第二漏极并形成闭环。

公开(公告)号：KR1020140085274A

公开(公告)日：2014-07-07

申请号：KR1020130028177

申请日：2013-03-15

Applicant: 삼성전자주식회사

Inventor： 김정희 ,  강주현 ,  김동엽 ,  김민수 ,  김선겸 ,  조욱래 ,  한상신

IPC: G11C7/22 ,  G11C7/10

CPC classification number: G11C7/1051 ,  G11C7/222 ,  G11C2207/2272 ,  H03K3/356

Abstract: Provided are a semiconductor circuit and a method for driving the same. The semiconductor circuit includes a first flip-flop configured to receive input data synchronized to a first clock and output first output data synchronized to a second clock different from the first clock, and a second flip-flop configured to receive the first output data and output second output data synchronized to the second clock, wherein the first and second flip-flops share an inverted second clock and a delayed second clock and respectively output the first and second output data.

Abstract translation: 提供半导体电路及其驱动方法。 半导体电路包括：第一触发器，被配置为接收与第一时钟同步的输入数据，并输出与第一时钟不同的第二时钟同步的第一输出数据;以及第二触发器，被配置为接收第一输出数据并输出 第二输出数据与第二时钟同步，其中第一和第二触发器共享反相第二时钟和延迟的第二时钟并分别输出第一和第二输出数据。

公开(公告)号：KR1020110108125A

公开(公告)日：2011-10-05

申请号：KR1020100027447

申请日：2010-03-26

Applicant: 삼성전자주식회사

Inventor： 한상신

IPC: G11C11/21 ,  G11C11/36 ,  G11C11/38 ,  H01L21/66

CPC classification number: H01L27/0207 ,  H01L27/088

Abstract: 본 발명의 목적은 복수의 전압을 사용하는 집적 회로 장치에서, 향상된 집적도를 갖는 집적 회로 장치를 제공하는 데에 있다. 본 발명의 실시 에에 따르면, 집적 회로 장치는 제 1 방향을 따라 신장되는 제 1 웰, 상기 제 1 방향과 교차하는 제 2 방향을 따라 상기 제 1 웰과 인접하며 상기 제 1 방향을 따라 배치되는 제 2 및 제 3 웰들, 상기 제 2 웰과 상기 제 2 방향을 따라 인접하게 배치되며 상기 제 3 웰과 동일한 타입을 갖는 제 4 웰, 상기 제 3 웰과 상기 제 2 방향을 따라 인접하게 배치되며 상기 제 2 웰로부터 신장되어 형성되는 제 5 웰, 그리고 상기 제 2 내지 제 5 웰들 상에 제공되는 트랜지스터들을 포함한다.

公开(公告)号：KR102083774B1

公开(公告)日：2020-03-03

申请号：KR1020130126065

申请日：2013-10-22

Applicant: 삼성전자주식회사

Inventor： 서재우 ,  정건옥 ,  김민수 ,  한상신 ,  강주현 ,  조욱래

IPC: H01L21/28 ,  H01L21/336

公开(公告)号：KR102256055B1

公开(公告)日：2021-05-27

申请号：KR1020170044757

申请日：2017-04-06

Applicant: 삼성전자주식회사

Inventor： 이인학 ,  백상엽 ,  최재승 ,  최현수 ,  한상신

IPC: H01L27/11 ,  H01L29/78 ,  H01L27/088 ,  H01L29/66 ,  H01L21/768

Abstract: 본발명은반도체소자에관한것으로, 보다상세하게는기판상의메모리셀 트랜지스터들; 상기메모리셀 트랜지스터들상에배치되고, 비트라인및 제1 도전패턴을포함하는제1 배선층; 및상기제1 배선층상에배치되고, 접지라인을포함하는제2 배선층; 상기메모리셀 트랜지스터들중 제1 메모리셀 트랜지스터의소스/드레인과상기비트라인사이에개재되어, 이들을전기적으로연결하는제1 비아; 상기메모리셀 트랜지스터들중 제2 메모리셀 트랜지스터의소스/드레인과상기제1 도전패턴사이에개재되어, 이들을전기적으로연결하는제1 확장된비아; 및상기제1 도전패턴과상기접지라인사이에개재되어, 이들을전기적으로연결하는제2 확장된비아를포함한다. 상기제1 확장된비아의폭은상기제1 비아의폭보다더 크고, 상기제2 확장된비아의폭은상기제1 비아의폭보다더 크다.