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1.发明专利
公开(公告)号：KR102238544B1
公开(公告)日：2021-04-09
申请号：KR1020140174759A
申请日：2014-12-08
Applicant: 삼성전자주식회사
Abstract: ESD 보호 장치는 반도체 기판, 제1 웰, 제2 웰, 제1 불순물 영역, 제2 불순물 영역, 제3 불순물 영역, 및 제4 불순물 영역을 포함한다. 제1 웰은 반도체 기판에 형성되고, 제1 도전형을 갖는다. 제2 웰은 반도체 기판에 제1 웰과 접하도록 형성되고, 제2 도전형을 갖는다. 제1 불순물 영역은 제1 웰에 형성되고, 제1 도전형을 갖는다. 제2 불순물 영역은 제1 웰에 제1 불순물 영역으로부터 제2 웰 방향으로 제1 불순물 영역과 이격되어 형성되고, 제2 도전형을 갖는다. 제3 불순물 영역은 제2 웰에 형성되고, 제2 도전형을 갖는다. 제4 불순물 영역은 제2 웰에 제3 불순물 영역으로부터 제1 웰 방향으로 제3 불순물 영역과 접하도록 형성되고, 제1 도전형을 갖는다. 제1 불순물 영역 및 제2 불순물 영역은 제1 전극 패드와 전기적으로 연결되고, 제3 불순물 영역은 제2 전극 패드와 전기적으로 연결되고, 제4 불순물 영역은 전기적으로 플로팅된다.
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公开(公告)号：KR102238544B1
公开(公告)日：2021-04-09
申请号：KR1020140174759
申请日：2014-12-08
Applicant: 삼성전자주식회사
Abstract: ESD 보호장치는반도체기판, 제1 웰, 제2 웰, 제1 불순물영역, 제2 불순물영역, 제3 불순물영역, 및제4 불순물영역을포함한다. 제1 웰은반도체기판에형성되고, 제1 도전형을갖는다. 제2 웰은반도체기판에제1 웰과접하도록형성되고, 제2 도전형을갖는다. 제1 불순물영역은제1 웰에형성되고, 제1 도전형을갖는다. 제2 불순물영역은제1 웰에제1 불순물영역으로부터제2 웰방향으로제1 불순물영역과이격되어형성되고, 제2 도전형을갖는다. 제3 불순물영역은제2 웰에형성되고, 제2 도전형을갖는다. 제4 불순물영역은제2 웰에제3 불순물영역으로부터제1 웰방향으로제3 불순물영역과접하도록형성되고, 제1 도전형을갖는다. 제1 불순물영역및 제2 불순물영역은제1 전극패드와전기적으로연결되고, 제3 불순물영역은제2 전극패드와전기적으로연결되고, 제4 불순물영역은전기적으로플로팅된다.
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公开(公告)号：KR1020140071791A
公开(公告)日：2014-06-12
申请号：KR1020120139780
申请日：2012-12-04
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/027
Abstract: The present invention relates to an electrostatic discharge protection apparatus. An electrostatic discharge protection apparatus of the present invention comprises a first conductivity type well, a second conductivity type well, a first doping region and a second doping region which are formed on the first conductivity type well and have different conductivity types, a third doping region and a fourth doping region which are formed on the second conductivity type well and have different conductivity types, and a fifth doping region which is formed on the second conductivity type well between the first and second doping regions and the third and fourth doping regions.
Abstract translation: 本发明涉及静电放电保护装置。 本发明的静电放电保护装置包括第一导电类型阱，第二导电类型阱，第一掺杂区和第二掺杂区，其形成在第一导电类型阱上且具有不同的导电类型，第三掺杂区 以及第四掺杂区，其形成在第二导电类型阱上且具有不同的导电类型，以及在第一和第二掺杂区之间的第二导电类型以及第三和第四掺杂区上形成的第五掺杂区。
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公开(公告)号：KR1020140042466A
公开(公告)日：2014-04-07
申请号：KR1020120109262
申请日：2012-09-28
Applicant: 삼성전자주식회사
IPC: H01L27/04 , H01L29/78 , H01L21/336
CPC classification number: H02H3/20 , H01L27/0266 , H02H9/04 , H02H9/043 , H02H9/046
Abstract: A clamping circuit, a semiconductor device having the same and a clamping method thereof are disclosed. The semiconductor device according to one embodiment of the present invention includes a transistor part which includes a first high voltage transistor which is connected to a first pad and has parasitic capacitance between a gate and a first electrode connected to the first pad, and a clamping circuit which is connected to the gate of the first voltage transistor, detects increase in the gate voltage level of the first high voltage transistor according to an ESD event, and clamps the gate voltage of the first high voltage transistor according to a detection result.
Abstract translation: 公开了一种钳位电路，具有该钳位电路的半导体器件及其钳位方法。 根据本发明的一个实施例的半导体器件包括晶体管部分，其包括连接到第一焊盘并且在栅极和连接到第一焊盘的第一电极之间具有寄生电容的第一高压晶体管，以及钳位电路 其连接到第一电压晶体管的栅极，根据ESD事件检测第一高压晶体管的栅极电压电平的升高，并根据检测结果钳位第一高压晶体管的栅极电压。
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公开(公告)号：KR1020110093601A
公开(公告)日：2011-08-18
申请号：KR1020100138259
申请日：2010-12-29
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/0623 , H01L27/0248 , H01L27/0928
Abstract: PURPOSE: A semiconductor device with a guard ring structure, a display driver circuit, and a display device are provided to the abnormality of logic by emitting an electric charge using a ESD(Electro Static Discharge) tester to a display panel. CONSTITUTION: A first well areas(103,104) are formed in a semiconductor substrate(10) in a predetermined depth. A second well areas(101,102) are formed in the first well area in a predetermined depth. The guard ring area(110) of a second conductive type is formed in a predetermined depth by being separately placed between the first well areas. The guard ring area is connected to a ground voltage.
Abstract translation: 目的：通过使用ESD（静电放电）测试仪向显示面板发射电荷，为逻辑异常提供具有保护环结构的半导体器件，显示驱动器电路和显示器件。 构成：在半导体衬底（10）中以预定深度形成第一阱区（103,104）。 第一井区域（101,102）以预定深度形成在第一井区域中。 第二导电类型的保护环区域（110）通过分开设置在第一阱区域之间而以预定的深度形成。 保护环区域连接到接地电压。
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Patent Agency Ranking
公开(公告)号：KR100699894B1
公开(公告)日：2007-03-28
申请号：KR1020060009389
申请日：2006-01-31
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L23/60 , H01L27/0255 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor chip for improving a layout of an ESD protection circuit is provided to reduce the total size by improving the arrangement of the ESD protection circuit. A semiconductor chip includes a plurality of pads having a staggered structure and a plurality of ESD protection circuits(210,230). The pads having the staggered structure are composed of one or more rows. The plurality of ESD protection circuits are connected to the pads and include diodes to protect internal circuits of the semiconductor chip from ESD. A first pad(110) of the pads is formed at the outside of the semiconductor chip. The first and the second ESD protection circuits are disposed at a lower part of the first pad. The second ESD protection circuit is connected to a second pad(120).
Abstract translation: 提供了用于改善ESD保护电路布局的半导体芯片，以通过改进ESD保护电路的布置来减小总体尺寸。 半导体芯片包括具有交错结构的多个焊盘和多个ESD保护电路（210,230）。 具有交错结构的焊盘由一行或多行组成。 多个ESD保护电路连接到焊盘并且包括用于保护半导体芯片的内部电路免受ESD的二极管。 衬垫的第一焊盘（110）形成在半导体芯片的外部。 第一和第二ESD保护电路设置在第一焊盘的下部。 第二ESD保护电路连接到第二焊盘（120）。
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公开(公告)号：KR101926607B1
公开(公告)日：2018-12-07
申请号：KR1020120109262
申请日：2012-09-28
Applicant: 삼성전자주식회사
IPC: H01L27/04 , H01L29/78 , H01L21/336
Abstract: 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 클램핑 방법이 개시된다. 본 발명의 일실시예에 따른 반도체 장치는, 제1 패드에 연결되고, 상기 제1 패드에 연결되는 제1 전극과 게이트 사이에 기생 커패시턴스를 갖는 제1 고전압 트랜지스터를 포함하는 트랜지스터부 및 상기 제1 고전압 트랜지스터의 게이트에 연결되고, ESD 이벤트에 따른 상기 제1 고전압 트랜지스터의 게이트 전압 레벨의 상승을 감지하며, 감지 결과에 따라 상기 제1 고전압 트랜지스터의 게이트 전압을 클램핑하는 클램핑 회로를 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1020100097420A
公开(公告)日：2010-09-03
申请号：KR1020090016348
申请日：2009-02-26
Applicant: 삼성전자주식회사
IPC: H01L27/04 , H01L29/861
CPC classification number: H01L27/0676 , H01L27/0288 , H01L27/04
Abstract: PURPOSE: An electrostatic discharge protection element and an electrostatic discharge protection circuit including the same are provided to protect the internal circuit from the damage due to the static electricity discharge by forming the poly resistance on a diode. CONSTITUTION: A first diode(120) is connected between a first voltage and an input-output pad. A second diode(110) is connected between the input-output pad and the second voltage. The second diode comprises a first N well area(112) and a first N type impurity area(114) formed inside the first N-well region.
Abstract translation: 目的：提供一种静电放电保护元件和包括该静电放电保护元件的静电放电保护电路，以通过在二极管上形成多晶硅电阻来保护内部电路免受静电放电引起的损坏。 构成：第一二极管（120）连接在第一电压和输入 - 输出焊盘之间。 第二二极管（110）连接在输入 - 输出焊盘和第二电压之间。 第二二极管包括形成在第一N阱区域内的第一N阱区域（112）和第一N型杂质区域（114）。
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公开(公告)号：KR1020080111670A
公开(公告)日：2008-12-24
申请号：KR1020070059901
申请日：2007-06-19
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: A circuit for protecting discharge of static electricity and a semiconductor device including the same are provided to reduce the failure rate of a semiconductor device by preventing the damage of an internal circuit due to ESD in environment using a plurality of power supply voltages. An interface electrostatic discharge(ESD) protection circuit(2000) comprises a first interface unit(2100), a second interface unit(2200), and an interface protection unit(2300). The first interface unit is connected between a first powered terminal and a first GND. The first interface unit is the structure of CMOS inverter for inverting an input signal and outputting an interface signal. The second interface unit is connected between a second powered terminal and a second GND. The second interface unit comprises a MOS transistor in which an interface signal is applied to a gate. The interface protection unit generates a protected signal based on the signal of the second powered terminal and input signal. The interface protection unit comprises an interface protection unit outputting the protected signal to the first interface unit.
Abstract translation: 提供了一种用于保护静电放电的电路和包括该电路的半导体器件，以通过使用多个电源电压防止由于环境中的ESD而导致的内部电路的损坏来降低半导体器件的故障率。 接口静电放电（ESD）保护电路（2000）包括第一接口单元（2100），第二接口单元（2200）和接口保护单元（2300）。 第一接口单元连接在第一供电端子和第一GND之间。 第一接口单元是用于反相输入信号并输出接口信号的CMOS反相器的结构。 第二接口单元连接在第二电源端子和第二GND之间。 第二接口单元包括其中将接口信号施加到栅极的MOS晶体管。 接口保护单元基于第二供电终端和输入信号的信号产生受保护信号。 接口保护单元包括将受保护信号输出到第一接口单元的接口保护单元。
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