公开(公告)号：KR1020160122364A

公开(公告)日：2016-10-24

申请号：KR1020150052108

申请日：2015-04-14

Applicant: 삼성전자주식회사

Inventor： 백종민 ,  안상훈 ,  유우경 ,  김병희 ,  박영주 ,  이내인 ,  정경민

IPC: H01L21/768

CPC classification number: H01L27/0886 ,  H01L21/823431 ,  H01L21/823475

Abstract: 반도체장치는기판상에순차적으로적층된적어도하나이상의제1 저유전막을포함하는제1 저유전막구조물, 기판의적어도일부및 제1 저유전막구조물을관통하는관통전극구조물, 및제1 저유전막구조물내에관통전극구조물과이격되도록형성되어관통전극구조물의측벽을둘러싸는제1 차단막패턴구조물을포함한다.

Abstract translation: 半导体器件包括彼此间隔开的多个布线结构和绝缘夹层结构。 每个布线结构包括金属图案和覆盖金属图案的顶表面的侧壁，底表面和边缘部分并且不覆盖金属图案的顶表面的中心部分的阻挡图案。 绝缘层间结构包含其中的布线结构，并且在布线结构之间具有气隙。

公开(公告)号：KR101908062B1

公开(公告)日：2018-10-15

申请号：KR1020120032365

申请日：2012-03-29

Applicant: 삼성전자주식회사

Inventor： 박두환 ,  오규환 ,  박정민 ,  정경민

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/06 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683

Abstract: 상변화메모리장치는다이오드, 플러그, 도핑막패턴, 상변화막패턴및 상부전극을포함한다. 상기다이오드는기판상에배치된다. 상기플러그는상기다이오드의상면과동일한면적을갖는저면을구비하여상기다이오드상에배치되며금속또는도전성금속화합물을포함한다. 상기도핑막패턴은상기플러그의상면과동일한면적을갖는저면을구비하여상기플러그상에배치되며, 상기금속또는상기도전성금속화합물을포함한다. 상기상변화막패턴은상기도핑막패턴상에배치된다. 상기상부전극은상기상변화막패턴상에배치된다.

公开(公告)号：KR101904418B1

公开(公告)日：2018-10-05

申请号：KR1020120058814

申请日：2012-05-31

Applicant: 삼성전자주식회사

Inventor： 박두환 ,  오규환 ,  권동휘 ,  정경민

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/06 ,  H01L27/2409 ,  H01L45/1233 ,  H01L45/124 ,  H01L45/126 ,  H01L45/1273 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683

Abstract: 각각제1 몰드절연층으로부터돌출하는돌출영역(protruding region)을포함하는복수개의예비전극들을형성하는단계: 상기제1 몰드절연층상에제2 몰드절연층을형성하는단계; 상기제2 몰드절연층내에복수개의개구부부들(opening)을형성하고, 복수개의하부전극들을형성하도록상기복수개의예비전극들의적어도일부분을제거하는단계; 및상기복수개의개구부들내에복수개의메모리성분들(memory elements)을형성하는단계를포함하는메모리장치의제조방법과메모리장치가개시된다.

公开(公告)号：KR1020120128459A

公开(公告)日：2012-11-27

申请号：KR1020110046420

申请日：2011-05-17

Applicant: 삼성전자주식회사

Inventor： 오규환 ,  박두환 ,  정경민

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/06 ,  H01L27/2409 ,  H01L29/861 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144 ,  H01L45/16 ,  H01L45/1683 ,  H01L45/143

Abstract: PURPOSE: A phase change memory device and a manufacturing method thereof are provided to prevent misalignment between an upper electrode and a phase change material pattern by contacting the phase change material pattern and the bit line using reduction and nitridation of a transition metal oxide. CONSTITUTION: A vertical cell diode(140) is formed on a word line. A heating electrode(180) is formed on the vertical cell diode. A phase change material pattern(200) is formed on the heating electrode. A conductive pattern(215) is formed on the phase change material pattern. A stopping layer pattern(210) is formed at both sides of the conductive pattern. [Reference numerals] (AA) Second direction; (BB) First direction

Abstract translation: 目的：提供一种相变存储器件及其制造方法，以通过使过渡金属氧化物的还原和氮化接触相变材料图案和位线来防止上部电极和相变材料图案之间的偏移。 构成：在字线上形成垂直单元二极管（140）。 在垂直单元二极管上形成加热电极（180）。 在加热电极上形成相变材料图案（200）。 在相变材料图案上形成导电图案（215）。 在导电图案的两侧形成有停止层图案（210）。 （附图标记）（AA）第二方向; （BB）第一方向

公开(公告)号：KR1020120124787A

公开(公告)日：2012-11-14

申请号：KR1020110042632

申请日：2011-05-04

Applicant: 삼성전자주식회사

Inventor： 오규환 ,  정경민 ,  임동현 ,  박두환

IPC: H01L21/8242 ,  H01L21/027 ,  H01L27/108

CPC classification number: H01L28/90 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/76816 ,  H01L27/2409 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/16 ,  H01L45/1683 ,  H01L21/0274

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to maximize the high integration of the semiconductor device by rapidly processing high capacity data. CONSTITUTION: A target layer(200) is formed on a substrate(100) A metal oxide layer(300) is formed on the substrate. A metal oxide pattern is formed by etching the metal oxide layer. A buried material is formed on the substrate. A second hard mask pattern is formed on the buried material layer.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过快速处理高容量数据来最大化半导体器件的高集成度。 构成：在基板（100）上形成目标层（200）。在基板上形成金属氧化物层（300）。 通过蚀刻金属氧化物层形成金属氧化物图案。 掩埋材料形成在基板上。 在掩埋材料层上形成第二硬掩模图案。

公开(公告)号：KR1020130110406A

公开(公告)日：2013-10-10

申请号：KR1020120032365

申请日：2012-03-29

Applicant: 삼성전자주식회사

Inventor： 박두환 ,  오규환 ,  박정민 ,  정경민

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/06 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683 ,  H01L45/128

Abstract: PURPOSE: A phase-change memory device and a manufacturing method thereof simplify a structure and a manufacturing process by employing a plug structure and a P-N diode having the bottom surface and the top surface of the same area. CONSTITUTION: A diode (130) is disposed on a substrate. A plug has the bottom surface with the same area as the upper surface of the diode. A doped layer pattern (146) has the bottom surface with the same area as the upper surface of the plug. A phase-change layer pattern (160) is disposed on the doped layer pattern. A top electrode is disposed on the phase-change layer pattern. A bit line (190) is connected to the top electrode. [Reference numerals] (AA) First direction; (BB) Second direction

Abstract translation: 目的：一种相变存储器件及其制造方法，其通过采用具有相同面积的底表面和顶表面的插头结构和P-N二极管来简化结构和制造工艺。 构成：将二极管（130）设置在基板上。 插头的底面与二极管的上表面具有相同的面积。 掺杂层图案（146）具有与插头的上表面相同的面积的底表面。 相变层图案（160）设置在掺杂层图案上。 上电极设置在相变层图案上。 位线（190）连接到顶部电极。 （附图标记）（AA）第一方向; （BB）第二方向

公开(公告)号：KR1020120135089A

公开(公告)日：2012-12-12

申请号：KR1020120058814

申请日：2012-05-31

Applicant: 삼성전자주식회사

Inventor： 박두환 ,  오규환 ,  권동휘 ,  정경민

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/06 ,  H01L27/2409 ,  H01L45/1233 ,  H01L45/124 ,  H01L45/126 ,  H01L45/1273 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683 ,  H01L27/2481

Abstract: PURPOSE: A memory device and a manufacturing method thereof are provided to prevent damage to a mold layer by changing an upper layer region of a bottom electrode into a sacrificial layer which can facilitate etching. CONSTITUTION: A second mold insulating layer(160) is formed on a first mold insulating layer(140). Multiple opening parts are formed within the second mold insulating layer. Multiple bottom electrodes are formed by eliminating a part of multiple reserved electrodes. Multiple memory components are formed within the multiple opening parts. The multiple memory components are formed into variable resistance memory components.

Abstract translation: 目的：提供一种存储器件及其制造方法，以通过将底部电极的上层区域改变为可以促进蚀刻的牺牲层来防止对模具层的损坏。 构成：在第一模具绝缘层（140）上形成第二模具绝缘层（160）。 多个开口部分形成在第二模具绝缘层内。 通过消除多个保留电极的一部分来形成多个底部电极。 在多个开口部分内形成多个存储器部件。 多个存储器组件形成为可变电阻存储器组件。

公开(公告)号：KR1020120113121A

公开(公告)日：2012-10-12

申请号：KR1020110030855

申请日：2011-04-04

Applicant: 삼성전자주식회사

Inventor： 오규환 ,  김동현 ,  정경민 ,  임동현

IPC: H01L21/8247 ,  H01L27/115 ,  H01L21/027

CPC classification number: H01L27/1021 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/16 ,  H01L45/1683 ,  H01L21/0274 ,  H01L27/11507

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to form a contact hole or pattern with an interval below an exposure limit value by using a double patterning process. CONSTITUTION: A first semiconductor pattern is formed between a first mold film pattern(141) and a second mold film pattern. A second semiconductor pattern is formed between the second mold film pattern and a third mold film pattern(161). A first trench is formed between the first mold film pattern and the third mold film pattern. A first spacer(171) and a second spacer(173) are formed on both sidewalls of the first trench. A first bottom electrode(191) and a second bottom electrode(193) are formed on the first semiconductor pattern and the second semiconductor pattern.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过使用双重图案化工艺形成具有低于曝光极限值的间隔的接触孔或图案。 构成：在第一模具薄膜图案（141）和第二模具薄膜图案之间形成第一半导体图案。 第二半导体图案形成在第二模具膜图案和第三模制薄膜图案之间。 在第一模具薄膜图案和第三模具薄膜图案之间形成第一沟槽。 第一间隔物（171）和第二间隔物（173）形成在第一沟槽的两个侧壁上。 在第一半导体图案和第二半导体图案上形成第一底部电极（191）和第二底部电极（193）。

公开(公告)号：KR1020050051204A

公开(公告)日：2005-06-01

申请号：KR1020030084958

申请日：2003-11-27

Applicant: 삼성전자주식회사

Inventor： 손승현 ,  박형빈 ,  김기영 ,  정경민 ,  김영모 ,  장상훈 ,  이성의

IPC: H01J65/04

CPC classification number: H01J61/545 ,  H01J65/046

Abstract: 플라즈마 평판 램프에 관해 개시된다. 램프는: 방전용기 내의 방전 공간 내에 수용되는 방전가스; 방전공간 내에 가스 방전을 일으키는 적어도 2 개의 전극; 전극 간의 방전 경로 상에 위치하여 방전시 발생된 가스 이온이 충돌하는 저일함수 물질층;그리고, 상기 방전용기의 내에서 상기 방전시 발생하는 자외선에 의해 가시광선을 발생하는 형광체층;을 포함한다. 플라즈마 평판 램프는 이온이 충돌하는 저일함수물질층에 의해 구동전압이 낮추어 지고, 그리고 저일함수물질층에 의한 자외선의 흡수를 구조적으로 억제함으로써 광효율이 높다.

公开(公告)号：KR1020050017676A

公开(公告)日：2005-02-23

申请号：KR1020030053624

申请日：2003-08-02

Applicant: 삼성전자주식회사

Inventor： 김기영 ,  정득석 ,  김원석 ,  김영모 ,  정경민 ,  손승현 ,  박형빈

IPC: H01J61/62

CPC classification number: H01J61/542 ,  B82Y10/00 ,  H01J1/304 ,  H01J61/305 ,  H01J2201/30469

Abstract: PURPOSE: A plasma lamp is provided to lower a driving voltage of the lamp by arranging a preliminary discharge electrode unit having a high resistance portion. CONSTITUTION: A plasma lamp comprises a vessel filled with a discharge gas; a main discharge electrode unit disposed in the vessel, wherein the main discharge electrode unit includes a first electrode(21) and a second electrode(22) for defining a main discharge region(B) of a first gap; and a preliminary discharge electrode unit disposed in the vicinity of the main discharge electrode unit so as to define a preliminary discharge region(A) of a second gap which is smaller than the first gap. The preliminary discharge electrode unit is arranged at least one of the first and second electrodes, and has a high resistance portion(52).

Abstract translation: 目的：提供一种等离子体灯，通过布置具有高电阻部分的预备放电电极单元来降低灯的驱动电压。 构成：等离子体灯包括填充有放电气体的容器; 主放电电极单元设置在容器中，其中主放电电极单元包括用于限定第一间隙的主放电区域（B）的第一电极（21）和第二电极（22） 以及预备放电电极单元，其设置在所述主放电电极单元附近，以便限定比所述第一间隙小的第二间隙的预放电区域（A）。 预备放电电极单元配置在第一和第二电极中的至少一个上，并且具有高电阻部分（52）。