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公开(公告)号：KR1020140132179A
公开(公告)日：2014-11-17
申请号：KR1020130051353
申请日：2013-05-07
Applicant: 삼성전자주식회사
IPC: H01L27/04 , H01L29/78 , H01L21/336
CPC classification number: H01L27/0886 , H01L27/0266 , H01L27/1211 , H01L27/0248 , H01L21/823431 , H01L29/41791
Abstract: 기판 상에 핀(Fin) 모양 활성 영역이 한정된다. 상기 핀 모양 활성 영역을 가로지르는 제1 및 제2 게이트 전극들이 배치된다. 상기 제1 및 제2 게이트 전극들 사이에 더미 게이트 전극이 형성된다. 상기 제1 게이트 전극 및 상기 더미 게이트 전극 사이에 제1 드레인 영역이 형성된다. 상기 더미 게이트 전극 및 상기 제2 게이트 전극 사이에 제2 드레인 영역이 형성된다. 상기 제2 드레인 영역과 마주보는 소스 영역이 형성된다. 상기 더미 게이트 전극에 가깝고 상기 제2 게이트 전극에서 상대적으로 멀리 떨어지며 상기 제2 드레인 영역에 접속된 제1 드레인 플러그가 형성된다. 상기 제2 게이트 전극은 상기 제2 드레인 영역 및 상기 소스 영역 사이에 배치된다. 상기 더미 게이트 전극, 상기 제1 및 제2 게이트 전극들의 각각은 상기 핀 모양 활성 영역의 측면을 덮는다.
Abstract translation: 基板上的鳍状有源区域受到限制。 放置与鳍状有源区域交叉的第一和第二栅电极。 在第一和第二电极之间形成虚拟栅电极。 在第一栅电极和伪栅电极之间形成第一漏区。 在虚拟栅极电极和第二栅极电极之间形成第二漏极区域。 形成面向第二漏极区域的源极区域。 形成靠近伪栅电极并且相对远离第二栅极并连接到第二漏极区的第一漏极插塞。 第二栅极放置在第二漏极区域和源极区域之间。 虚拟栅极电极和第一和第二栅电极中的每一个覆盖鳍状有源区域的侧面。
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公开(公告)号：KR101408782B1
公开(公告)日：2014-06-19
申请号：KR1020080013988
申请日：2008-02-15
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/28052 , H01L27/11521 , H01L27/11524 , H01L29/66545
Abstract: 본 발명에 따른 반도체 소자 제조 방법은 기판 상에 차례로 적층된 게이트 도전 패턴 및 하드 마스크 패턴을 구비하는 게이트 구조물들을 형성하는 단계, 상기 게이트 구조물들 사이에 배치되어 상기 하드 마스크 패턴을 노출시키는 절연막 패턴을 형성하는 단계, 상기 노출된 하드 마스크 패턴을 선택적으로 제거하여 상기 게이트 도전 패턴의 상부면을 노출시키는 트렌치를 형성하는 단계, 그리고 상기 트렌치가 형성된 결과물 상에 금속막을 형성시킨 후 열처리하여 상기 게이트 도전 패턴 상에 실리사이드막을 형성하는 단계를 포함한다. 본 발명은 상기 게이트 구조물들 사이에 보이드가 형성되는 경우 상기 금속막 형성시 상기 보이드 내부에 금속막이 형성되는 것을 방지하여, 보이드로 인한 스트링거 현상을 방지한다.
반도체, 실리사이드, 트렌치, 보이드, 스트링거,-
公开(公告)号：KR101408743B1
公开(公告)日：2014-06-18
申请号：KR1020070128353
申请日：2007-12-11
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L23/34 , H01L21/823412 , H01L27/115 , H01L27/11521 , H01L29/7842 , H01L29/7849 , H01L2924/0002 , H01L2924/00
Abstract: 반도체 패키지는 반도체 칩, 지지기판 및 몰딩 부재를 포함한다. 반도체 칩은 반도체 기판 및 반도체 기판 상에 제1 방향으로 배열된 복수의 셀 트랜지스터들을 포함한다. 지지기판은 상면에 반도체 칩을 고정하며, 온도가 상승함에 따라 휘어져 제1 방향으로 반도체 칩에 인장 응력을 가한다. 제1 방향과 동일한 방향을 따라 지지기판은 상방으로 휘어지거나, 제1 방향과 수직한 제2 방향을 따라 지지기판은 하방으로 휘어질 수 있다. 몰딩 부재는 반도체 칩 및 지지기판을 감싼다.
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公开(公告)号：KR101402230B1
公开(公告)日：2014-06-03
申请号：KR1020080036195
申请日：2008-04-18
Applicant: 삼성전자주식회사
Abstract: 본 발명의 불휘발성 메모리 장치는, 비트 라인에 연결되는 선택 트랜지스터;상기 선택 트랜지스터와 직렬로 연결된 복수의 메모리 셀들; 및 상기 복수의 메모리 셀들 사이에 위치하는 적어도 하나의 더미 셀을 포함하되, 상기 더미 셀은 상기 더미 셀과 상기 선택 트랜지스터 사이에 위치하는 메모리 셀의 프로그램 동작시에 차단(Turn-off)된다.
상술한 더미 셀의 동작에 따라 본 발명의 불휘발성 메모리 장치는 차지 셰어링으로 인한 프로그램 디스터브 현상을 차단할 수 있다.-
公开(公告)号：KR1020090088603A
公开(公告)日：2009-08-20
申请号：KR1020080013988
申请日：2008-02-15
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/28052 , H01L27/11521 , H01L27/11524 , H01L29/66545
Abstract: A manufacturing method of a semiconductor device is provided to prevent stringer generation due to a void by preventing formation of a metal film for forming a silicide film inside the void. A gate structure(110) is formed on a substrate(100), and includes a gate conductive pattern(114a) and a hard mask pattern(116a). An insulation film pattern(120a) is arranged between the gate structures, and exposes the hard mask pattern. A trench is formed by selectively removing the exposed hard mask pattern, and exposes a top surface of the gate conductive pattern. A silicide film is formed on the exposed gate conductive pattern. An insulation film is formed on a result object in which the gate structure is formed. A top surface of the hard mask pattern is exposed by etching the insulation film.
Abstract translation: 提供一种半导体器件的制造方法，以防止在空隙内形成用于形成硅化物膜的金属膜形成由于空隙而产生的纵梁。 栅极结构（110）形成在基板（100）上，并且包括栅极导电图案（114a）和硬掩模图案（116a）。 绝缘膜图案（120a）布置在栅极结构之间，并露出硬掩模图案。 通过选择性地去除暴露的硬掩模图案并暴露栅极导电图案的顶表面来形成沟槽。 在暴露的栅极导电图案上形成硅化物膜。 在其中形成栅极结构的结果对象上形成绝缘膜。 通过蚀刻绝缘膜来暴露硬掩模图案的顶表面。
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Patent Agency Ranking
公开(公告)号：KR1020090050775A
公开(公告)日：2009-05-20
申请号：KR1020070117390
申请日：2007-11-16
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L23/485 , H01L21/76804 , H01L21/76816 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L2924/0002 , H01L27/2463 , H01L2924/00
Abstract: 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 기판으로부터 서로 다른 높이에 위치한 제1 비트라인 및 제2 비트라인을 포함한다. 적어도 제2 비트라인과 공통 드레인 사이에는 랜딩 플러그 및 콘택 플러그가 개재된다.
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公开(公告)号：KR1020080110273A
公开(公告)日：2008-12-18
申请号：KR1020070058817
申请日：2007-06-15
Applicant: 삼성전자주식회사
IPC: G11C29/42
CPC classification number: G11C29/42 , G11C16/3418 , G11C29/808 , H01L27/11517
Abstract: A semiconductor device and method of manufacturing the semiconductor device is provided to form ECC cell and dummy cells by forming memory cells mask patterns and etching it with a etch mask. A semiconductor device includes a string(144) including a plurality of memory cells equipped in substrate, a ground(132) / string selection line(138) equipped in both ends of the string, and An ECC(error check and correction) cell(140) which is between the ground / string selection line and string is used for replacing a failed cell. A dummy cell is prepared for controlling program disturb of the memory cell.
Abstract translation: 提供半导体器件和制造半导体器件的方法，以通过形成存储单元掩模图案并用蚀刻掩模蚀刻形成ECC单元和虚设单元。 一种半导体器件，包括：一个串（144），包括配置在基板中的多个存储单元，配置在串的两端的接地（132）/串选择线（138），以及一个ECC（错误检查和校正）单元 140）位于地线/串选择线和字符串之间用于替换故障单元。 准备用于控制存储器单元的程序干扰的虚拟单元。
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公开(公告)号：KR100576361B1
公开(公告)日：2006-05-03
申请号：KR1020040019754
申请日：2004-03-23
Applicant: 삼성전자주식회사
IPC: H01L21/8238
CPC classification number: H01L29/78696 , H01L21/823807 , H01L21/823828 , H01L21/84 , H01L27/1203 , H01L29/66787 , H01L29/78645
Abstract: 3차원 시모스(CMOS) 전계효과 트랜지스터 및 그것을 제조하는 방법이 개시된다. 상기 3차원 시모스 전계효과 트랜지스터는 반도체기판을 구비한다. 상기 반도체기판은 엔모오스(NMOS) 활성영역 및 피모오스(PMOS) 활성영역을 갖는다. 한편, 상기 활성영역들 각각은 채널영역 및 상기 채널영역에 의해 이격된 소오스/드레인 영역들을 갖다. 이에 더하여, NMOS 게이트전극이 상기 NMOS 채널영역의 상부 및 양 측벽들을, PMOS 게이트전극이 상기 PMOS 채널영역의 상부 및 양 측벽들을 덮는다. 이때, 상기 NMOS 게이트전극 및 PMOS 게이트전극은 각각 N형 도우프트 폴리 실리콘 및 P형 도우프트 폴리 실리콘 물질이다. 상기 게이트 전극들과 상기 채널영역들 사이에 각각 게이트 절연막들이 개재된다. 상기 PMOS 게이트전극에 의해 덮히는 상기 채널영역의 양 측벽들의 높이가 상기 NMOS 게이트전극에 의해 덮히는 상기 채널영역의 양 측벽들의 높이와 다르다. 이에 따라, NMOS 전계효과 트랜지스터와 PMOS 전계효과 트랜지스터의 전류구동능력을 상호 독립적으로 최적화할 수 있는 3차원 CMOS 전계효과 트랜지스터를 제공한다.
3차원 CMOS 전계효과 트랜지스터, 핀 전계효과 트랜지스터(FinFET)-
公开(公告)号：KR1020050103810A
公开(公告)日：2005-11-01
申请号：KR1020040029118
申请日：2004-04-27
Applicant: 삼성전자주식회사
IPC: H01L27/088 , H01L21/8234
CPC classification number: H01L21/823412 , H01L21/823437 , H01L21/823456 , H01L21/823462 , H01L27/1052 , H01L29/66621 , H01L29/66795 , H01L29/7851
Abstract: 서로 다른 기하학적 구조를 갖는 트랜지스터들을 구비하는 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들을 제공한다. 셀 영역과 주변회로 영역을 분리하여 순차적으로 트랜지스터들을 제조할 수 있으므로, 상기 셀 영역에는 고집적화에 적합한 핀 전계효과 트랜지스터 또는 리세스 채널 트랜지스터를 형성하고, 상기 주변회로 영역에는 여러 가지 특성에 적합한 형태의 트랜지스터들을 제조할 수 있다. 이 제조방법은, 반도체기판 상에 소자분리막을 형성하여 셀 활성영역 및 주변 활성영역을 한정한다. 이어서, 상기 셀 영역에 핀 또는 리세스 채널 전계효과 트랜지스터의 게이트를 형성한다. 상기 셀 영역을 덮는 셀 게이트보호막을 형성한다. 다음, 상기 주변회로 영역에 평판형 전계효과 트랜지스터의 게이트를 형성한다. 이때, 주변 게이트절연막은 주변회로의 여러 가지 특성에 적합하도록 셀 게이트절연막과 다른 두께 및 다른 성막물질로 제작할 수 있다.
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公开(公告)号：KR1020050080969A
公开(公告)日：2005-08-18
申请号：KR1020040009167
申请日：2004-02-12
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/785 , H01L21/31155 , H01L29/4234
Abstract: 본 발명은 소자의 전기적인 특성을 개선할 수 있는 fin FET의 제조방법을 개시한다. 본 발명에 따른 fin FET의 제조방법은, 실리콘 기판으로부터 돌출되는 담장 모양의 핀 활성영역을 형성하는 단계와, 상기 핀 활성영역이 형성된 상기 실리콘 기판에 소자 분리막을 형성하고, 상기 소자 분리막을 소정 두께로 제거하여 상기 핀 활성영역을 노출시키는 단계와, 상기 소자 분리막에 의해 노출된 상기 핀 활성영역의 측벽에 절연 불순물을 이온주입하고, 상기 절연 불순물이 이온주입된 상기 핀 활성영역을 산화시키고 세정하여 상기 실리콘 기판에 상기 핀 활성영역의 측벽을 수직적으로 형성하는 단계와, 상기 핀 활성영역의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 반도체 기판의 전면에 도전성 물질을 형성하고 포토 공정을 이용하여 상기 핀 활성영역에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측 소스 영역 및 드레인 영역에 상기 핀 활성영역에 도전성 불순물을 이온주입하여 불순물 영역을 형성하는 단계를 구비함에 의해 제조된 소자의 전기적 특성이 향상되어진다.
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