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1.发明公开
公开(公告)号：KR1019990075064A
公开(公告)日：1999-10-05
申请号：KR1019980009047
申请日：1998-03-17
Applicant: 삼성전자주식회사
Inventor： 노재구
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치의 전원 노이즈(Power Noise)를 최소화하는 지연 동기 루프(DLL)용 내부 전원 전압 발생 회로를 개시한다. 이는 반도체 메모리 장치의 액티브 모드에서 상기 반도체 메모리 장치에 내장된 지연 동기 루프(DLL)가 동작할 경우 제 1 내부 전원 전압(IVC1)을 발생하여 상기 지연 동기 루프(DLL)에 공급하고 상기 지연 동기 루프(DLL)가 동작하지 않을 경우 상기 제 1 내부 전원 전압(IVC1)을 발생하지 않는 제 1 내부 전원 전압 발생부를 포함함으로써, 즉 DLL용 내부 전원 전압 발생 회로를 따로 구비함으로써 전원 노이즈(Power Noise)를 최소화하고 반도체 메모리 장치의 액티브 모드에서 상기 지연 동기 루프(DLL)를 사용하지 않을 경우 내부 전원 전압을 발생하지 않아 스탠바이 전류(stand-by current)가 감소된다.
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公开(公告)号：KR1019970016613A
公开(公告)日：1997-04-28
申请号：KR1019950030234
申请日：1995-09-15
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리장치의 번인 테스트회로 및 그 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 경우 웨이퍼상태에서 번인 테스트회로는 동시에 전체 메모리셀을 모두 지정하여 한번의 동작으로 테스트를 실시하였다. 그러나 인접한 메모리셀에 저장된 정보의 논리레벨이 다른 경우 각각 악영향을 끼쳐 테스트로 인한 불량발견이 어려웠다.
3. 발명의 해결방법의 요지
본 발명은 인접한 메모리셀에 저장된 정보의 논리레벨의 다른 경우(로우 스트라이프 패턴시)를 산정하여 이에 맞는 테스트동작을 수행하기 위하여 2개의 번인 테스트회로를 구비하여 2번의 동작으로 나누어 테스트를 실시하였다.
4. 발명의 중요한 용도
이에 따라 테스트시간이에 미세한 지연은 있으나 로우 스트라이프 패턴하에서 불량셀을 용이하게 찾아내므로써 테스트의 정확도는 훨씬 증가된다.
※ 선택도 : 제2도-
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公开(公告)号：KR1019930024021A
公开(公告)日：1993-12-21
申请号：KR1019920007621
申请日：1992-05-06
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 본 발명은 반도체 메모리 장치에서 특히 메모리 셀의 컬럼중에서 불량 셀이 발생시에 이를 여분의 컬럼으로 대치하는 컬럼 리던던시에 관한 것으로, 소정의 정전압에 접속된 퓨우즈를 적어도 포함하는 퓨우즈회로를 다수개로 가지며 입력단과 출력단이 상기 컬럼 리던던트 제어회로의 출력신호 및 상기 퓨우즈회로에 각각 연결되는 블럭 선택제어회로를 컬럼 리던던시회로에 구비하므로서, 상기 블럭선택제어회로를 구성하는 다수개의 퓨우즈회로에 정전압이 각각 입력되어 특정 어드레스를 무시할 수 있으므로 해서 동일한 컬럼에서 2개이상의 블럭이 결함으로 발생되어도 이를 용이하게 해결할 수 있어 리페어 영역을 크게 확장할 수 있다. 이로부터 신뢰성 높고 효율이 최대화되는 리던던시를 제공할 수 있고 또한 칩의 레이-아웃이 용이한 리던던시를 제공할 수 있게 된다.
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公开(公告)号：KR100436034B1
公开(公告)日：2004-07-16
申请号：KR1019970036688
申请日：1997-07-31
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: PURPOSE: An internal power supply voltage control circuit is provided, which reduces current consumption and operates in a normal operation and a self refresh operation respectively. CONSTITUTION: According to the internal power supply voltage control circuit outputting an internal power supply voltage control signal to control an internal power supply voltage generator, a delay unit(211) delays the first self refresh signal. The first logic control unit(212,213) outputs a logically-converted signal in response to an output of the delay unit and the second self refresh control signal. And the second logic control unit(201-206,214-221) provides the delayed and amplified internal power supply voltage control signal in response to a row address master clock and the first and the second self refresh control signal. Turn off time in a normal operation mode and a self refresh mode is controlled respectively.
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Patent Agency Ranking
公开(公告)号：KR1019990039628A
公开(公告)日：1999-06-05
申请号：KR1019970059777
申请日：1997-11-13
Applicant: 삼성전자주식회사
Inventor： 노재구
IPC: H03K17/00
Abstract: 동작주파수가 낮은 테스트장비로도 딜레이드 락 루프(Delayed Lock Loop) 회로의 테스트가 가능한 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 데이타간의 스큐를 제거시키기 위한 딜레이드 락 루프 회로와, 웨이퍼 테스트 인에이블 신호에 응답하여 씨스템 클락 및 고주파 클락중 어느 하나를 선택하여 상기 딜레이드 락 루프 회로를 제어하는 제어신호로서 출력하는 제어기, 및 상기 웨이퍼 테스트 인에이블 신호에 응답하여 상기 씨스템 클락을 받아 상기 고주파 클락을 발생하는 고주파 클락 발생기를 구비하는 것을 특징으로 한다. 특히 상기 제어기는, 상기 웨이퍼 테스트 인에이블 신호가 엑티브될 때 상기 고주파 클락을 선택하여 상기 딜레이드 락 루프 회로를 제어하는 제어신호로서 출력한다.
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公开(公告)号：KR1019990038915A
公开(公告)日：1999-06-05
申请号：KR1019970058796
申请日：1997-11-07
Applicant: 삼성전자주식회사
Inventor： 노재구
IPC: G11C11/413
Abstract: 클럭 버퍼(Clock Buffer), 칼럼 선택 신호 제어기, 칼럼 디코더(Column Decoder), 칼럼 선택 게이트, 감지 증폭기 및 메모리 셀 어레이(Memory Cell Array)를 구비하는 반도체 메모리 장치가 개시된다. 클럭 버퍼는 클럭 신호에 응답하여 제어 신호를 발생한다. 칼럼 선택 신호 제어기는 독출시에는 상기 제어 신호 및 칼럼 어드레스 신호를 제어하는 칼럼 어드레스 인에이블 신호에 응답하여 칼럼 선택 제어 신호를 발생하고, 기입시에는 상기 제어 신호와 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호에 응답하여 상기 독출시 발생하는 칼럼 선택 제어 신호보다 소정의 시간 지연되는 상기 칼럼 선택 제어 신호를 발생한다. 칼럼 디코더는 상기 칼럼 선택 제어 신호 및 칼럼 어드레스 신호에 응답하여 칼럼 선택 신호를 발생한다. 감지 증폭기는 칼럼 선택 게이트는 상기 메모리 셀 어레이에 연결되어 상기 메모리 셀 어레이로부터 출력되는 데이터를 감지 및 증폭하여 출력하고 외부로부터 입력되는 데이터를 상기 메모리 셀 어레이에 저장한다. 칼럼 선택 게이트는 상기 칼럼 선택 신호에 응답하여 외부로부터 입력되는 데이터를 상기 감지 증폭기로 전달하거나 또는 상기 감지 증폭기로부터 출력되는 데이터를 외부로 전달한다.
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公开(公告)号：KR1019990013104A
公开(公告)日：1999-02-25
申请号：KR1019970036688
申请日：1997-07-31
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 전류소모를 줄일 수 있는 내부전원전압 제어회로에 관한 것으로, 이러한 내부전원전압 제어회로는 제1셀프 리프레쉬 신호를 입력으로 하여 소정시간 지연하는 지연부와, 상기 지연부의 출력과 제2셀프 리프레쉬 제어신호에 응답하여 논리변환된 신호를 출력하는 제1논리제어부와, 로우 어드레스 마스터 클럭과 제1 및 제2셀프 리프레쉬 제어신호에 응답하여 미리 설정된 시간만큼의 지연 및 증폭된 내부전원전압 제어신호을 제공하는 제2논리제어부를 구비하여; 노말 동작 모드와 셀프 리프레쉬 모드에서의 턴오프 시점을 각기 제어하는 것을 특징으로 한다.
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