公开(公告)号：KR1020090066764A

公开(公告)日：2009-06-24

申请号：KR1020070134450

申请日：2007-12-20

Applicant: 삼성전자주식회사

Inventor： 이성해 ,  박기연 ,  류민경 ,  이명범 ,  이준노

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/7881 ,  H01L29/792 ,  H01L29/517

Abstract: A non-volatile memory device and a manufacturing method thereof are provided to improve largely reliability by reducing a change of a threshold voltage and leakage current between a control gate electrode and a semiconductor substrate. A non-volatile memory device includes a semiconductor substrate(105), a tunneling insulating layer(120), a charge storage layer(125), an interelectrode insulating layer(140), and a control gate electrode(150). The tunneling insulation layer is positioned on the semiconductor substrate. The charge storage layer is positioned on the tunneling insulation layer. The interelectrode insulating layer is positioned on the charge storage layer. The control gate electrode is positioned on the interelectrode insulating layer. The interlayer insulating layer includes a high dielectric constant layer(135) and an interfacial layer(130). The high dielectric constant layer has a dielectric constant higher than a dielectric constant of a silicon nitride layer. The interfacial layer is positioned between the charge storage layer and the high dielectric constant layer. The interfacial layer includes a silicon oxynitride layer.

Abstract translation: 提供一种非易失性存储器件及其制造方法，通过减少控制栅电极和半导体衬底之间的阈值电压和漏电流的变化来提高可靠性。 非易失性存储器件包括半导体衬底（105），隧道绝缘层（120），电荷存储层（125），电极间绝缘层（140）和控制栅电极（150）。 隧道绝缘层位于半导体衬底上。 电荷存储层位于隧道绝缘层上。 电极间绝缘层位于电荷存储层上。 控制栅电极位于电极间绝缘层上。 层间绝缘层包括高介电常数层（135）和界面层（130）。 高介电常数层的介电常数高于氮化硅层的介电常数。 界面层位于电荷存储层和高介电常数层之间。 界面层包括氧氮化硅层。

公开(公告)号：KR1020080028699A

公开(公告)日：2008-04-01

申请号：KR1020060094332

申请日：2006-09-27

Applicant: 삼성전자주식회사

Inventor： 류민경 ,  최한메 ,  이승환 ,  김선정 ,  오세훈

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/513 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28194 ,  H01L21/28282 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78 ,  H01L29/792 ,  H01L29/42324

Abstract: A flash memory device having a blocking oxide layer and a method for manufacturing the same are provided to improve an interface characteristic and to suppress generation of leakage current by forming a first and second blocking oxide layers. A tunneling oxide layer(110) is formed on a semiconductor substrate(100). An electric charge storage layer(120) is formed on the tunneling oxide layer. A first blocking oxide layer(132) is formed on the electric charge storage layer under a first temperature condition. A second blocking oxide layer(134) is formed on the first blocking oxide layer under a second temperature condition higher than the first temperature condition. A gate electrode(140) is formed on the second blocking oxide layer. The first temperature is selected within a range of room temperature to 600 °C.

Abstract translation: 提供具有阻挡氧化物层的闪存器件及其制造方法，以改善界面特性并通过形成第一和第二阻挡氧化物层来抑制漏电流的产生。 隧道氧化物层（110）形成在半导体衬底（100）上。 在隧道氧化物层上形成电荷存储层（120）。 在第一温度条件下，在电荷存储层上形成第一阻挡氧化物层（132）。 在高于第一温度条件的第二温度条件下，在第一阻挡氧化物层上形成第二阻挡氧化物层（134）。 在第二阻挡氧化物层上形成栅电极（140）。 第一温度在室温至600℃的范围内选择。

公开(公告)号：KR100814418B1

公开(公告)日：2008-03-18

申请号：KR1020060099212

申请日：2006-10-12

Applicant: 삼성전자주식회사

Inventor： 박기연 ,  김선정 ,  류민경 ,  이승환 ,  최한메

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L21/28273

Abstract: A method for fabricating an NVM(non-volatile memory) device is provided to reduce a leakage current through upper, intermediate and lower dielectric layers by sufficiently densifying the upper, intermediate and lower dielectric layers by a heat treatment performed at a high temperature. A tunnel insulation layer is formed on a substrate(100). A conductive pattern is formed on the tunnel insulation layer. A lower dielectric layer is formed on the conductive pattern. A first heat treatment is performed to densify the lower dielectric layer. An intermediate dielectric layer having a lower energy band gap than that of the lower dielectric layer is formed on the firstly heat-treated lower dielectric layer. An upper dielectric layer including the same material as the lower dielectric layer is formed on the intermediate dielectric layer. A second heat treatment is performed to densify the intermediate dielectric layer and the upper dielectric layer. A conductive layer is formed on the secondly heat-treated upper dielectric layer. The lower dielectric layer can include a first metal oxide, and the intermediate dielectric layer can include a second metal oxide having a higher dielectric constant than that of the first metal oxide.

Abstract translation: 提供了一种用于制造NVM（非易失性存储器）器件的方法，通过在高温下进行的热处理来充分致密化上，中，下介电层，以减少通过上，中，下介电层的漏电流。 在基板（100）上形成隧道绝缘层。 导电图案形成在隧道绝缘层上。 在导电图案上形成下介电层。 执行第一热处理以致密化下介电层。 在第一热处理的下介电层上形成具有比下介电层的能带隙低的中间介电层。 在中介电介质层上形成包含与下介电层相同材料的上电介质层。 进行第二次热处理以使中间介电层和上介电层致密。 在第二热处理的上电介质层上形成导电层。 下介电层可以包括第一金属氧化物，并且中间介电层可以包括具有比第一金属氧化物更高的介电常数的第二金属氧化物。

公开(公告)号：KR101025762B1

公开(公告)日：2011-04-04

申请号：KR1020060094332

申请日：2006-09-27

Applicant: 삼성전자주식회사

Inventor： 류민경 ,  최한메 ,  이승환 ,  김선정 ,  오세훈

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/513 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28194 ,  H01L21/28282 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78 ,  H01L29/792

Abstract: 전자들이 게이트 전극으로 이동되는 것을 차단시키기 위한 블로킹 산화막을 저온의 제1 증착 단계와 고온의 제2 증착 단계로 이루어지는 2 스텝 공정에 의해 형성하는 전하트랩형 플래쉬 메모리 소자의 제조 방법에 관하여 개시한다. 본 발명에 따른 플래쉬 메모리 소자의 제조 방법에서는 반도체 기판상에 터널링 산화막을 형성한다. 터널링 산화막 위에 전하 저장층을 형성한다. 제1 온도 조건하에서 전하 저장층 위에 제1 블로킹 산화막을 형성한다. 제1 온도 보다 높은 제2 온도 조건 하에서 제1 블로킹 산화막 위에 제2 블로킹 산화막을 형성한다. 제2 블로킹 산화막 위에 게이트 전극을 형성한다.
블로킹 산화막, 2 스텝, 저온, 고온, 계면, 불순물, Vth 윈도우

公开(公告)号：KR1020100000652A

公开(公告)日：2010-01-06

申请号：KR1020080060230

申请日：2008-06-25

Applicant: 삼성전자주식회사

Inventor： 류민경 ,  주병선 ,  이명범 ,  임승현 ,  이성해 ,  김영선

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/28282 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/517

Abstract: PURPOSE: A non-volatile memory device, and a memory card, and a system including the same are provided to prevent a leakage current effectively by making a silicon oxide thicker than a high dielectric constant dielectric material. CONSTITUTION: A substrate(100) includes a channel region between source / drain regions and the source / drain regions. A tunneling insulation layer(131) is formed on the channel region of substrate. A charge storage layer(133) is formed on the tunneling insulation layer. A blocking insulation layer(140) is formed on the charge storage layer. A control gate(137) is formed on the blocking insulating layer. The equivalent oxide thickness of the silicon oxide layer is same or lager than that of the high dielectric constant dielectric material layer.

Abstract translation: 目的：提供非易失性存储器件和存储卡以及包括该非易失性存储器卡的系统，以通过使硅氧化物比高介电常数介电材料厚的方式来有效地防止泄漏电流。 构成：衬底（100）包括源极/漏极区域和源极/漏极区域之间的沟道区域。 隧道绝缘层（131）形成在衬底的沟道区上。 在隧道绝缘层上形成电荷存储层（133）。 在电荷存储层上形成阻挡绝缘层（140）。 在阻挡绝缘层上形成控制栅极（137）。 氧化硅层的等效氧化物厚度与高介电常数电介质材料层相同或较大。

公开(公告)号：KR1020080032841A

公开(公告)日：2008-04-16

申请号：KR1020060098873

申请日：2006-10-11

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  최한메 ,  이승환 ,  김선정 ,  류민경

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L21/32051

Abstract: A method for manufacturing a flash memory device having a blocking oxide layer is provided to suppress generation of leakage current by minimizing contents within a blocking oxide layer. A tunneling oxide layer(110) is formed on an upper surface of a semiconductor substrate(100). An electric charge storage layer(120) is formed on an upper surface of the tunneling oxide layer. A crystalline blocking oxide layer(130) is formed on an upper surface of the electric charge storage layer under a first temperature condition. A gate electrode(140) is formed on an upper surface of the blocking oxide layer. The first temperature is selected in a range of 500 to 1000 °C. The blocking oxide layer has a thickness of 150 to 250 Å.

Abstract translation: 提供一种制造具有阻挡氧化物层的闪速存储器件的方法，以通过最小化阻挡氧化物层内的含量来抑制漏电流的产生。 隧道氧化物层（110）形成在半导体衬底（100）的上表面上。 在隧道氧化物层的上表面上形成电荷存储层（120）。 在第一温度条件下，在电荷存储层的上表面上形成结晶阻挡氧化物层（130）。 在阻挡氧化物层的上表面上形成栅电极（140）。 第一温度选择在500至1000℃的范围内。 阻挡氧化物层的厚度为150〜250。

公开(公告)号：KR101347286B1

公开(公告)日：2014-01-03

申请号：KR1020070134450

申请日：2007-12-20

Applicant: 삼성전자주식회사

Inventor： 이성해 ,  박기연 ,  류민경 ,  이명범 ,  이준노

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/7881 ,  H01L29/792

Abstract: 본 발명에서는 높은 커플링 비율을 확보하는 동시에 소자의 신뢰성도 향상 시킬 수 있는 비휘발성 메모리 소자를 제공한다. 이러한 비휘발성 메모리 소자에 따르면, 반도체 기판이 제공되고, 터널링 절연층은 반도체 기판 상에 제공된다. 전극간 절연층은 전하 저장층 상에 제공되고, 제어 게이트 전극은 전극간 절연층 상에 제공된다. 전극간 절연층은 실리콘 질화막보다 유전율이 높은 고유전막 및 전하 저장층 및 고유전막 사이의 계면층을 포함한다. 그리고, 계면층은 실리콘 산화질화막(silicon oxynitride)을 포함한다. 상기 실리콘 산화질화막 내에서 질소의 원자 퍼센트는 5 ~ 35%이다.
비휘발성 메모리, 고유전막, 전극간 절연층, 계면층, 실리콘 산화질화막

公开(公告)号：KR1020090052682A

公开(公告)日：2009-05-26

申请号：KR1020070119301

申请日：2007-11-21

Applicant: 삼성전자주식회사

Inventor： 박기연 ,  유차영 ,  이성해 ,  이준노 ,  류민경

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/28282 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/517

Abstract: 본 발명은 높은 커플링 비율을 확보하면서 동시에 누설 전류를 방지할 수 있고, 이에 따라 소자의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자 및 이를 포함하는 메모리 카드 및 시스템을 제공한다. 본 발명의 비휘발성 메모리 소자는, 소오스/드레인 영역 및 소오스/드레인 영역들 사이의 채널 영역을 포함하는 기판; 기판의 채널 영역 상에 형성된 터널링 절연층; 터널링 절연층 상에 형성된 전하 저장층; 전하 저장층 상에 형성되고, 제1 두께를 가지는 제1 산화층, 고유전율(high-k) 유전체층, 및 제1 두께와 다른 제2 두께를 가지는 제2 산화층이 순차적으로 적층된 스택을 포함하는 블로킹 절연층; 블로킹 절연층 상에 형성된 컨트롤 게이트를 포함한다.
비휘발성 메모리, 고유전율, IPD(inter-poly dielectric), 산화층 두께

公开(公告)号：KR1020080035859A

公开(公告)日：2008-04-24

申请号：KR1020060102452

申请日：2006-10-20

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  박영근 ,  최한메 ,  이승환 ,  박기연 ,  김선정 ,  류민경 ,  김성태 ,  김영선

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/4234

Abstract: A nonvolatile memory device is provided to improve program/erase operations in case of a low operational voltage is applied to a gate electrode by employing a blocking layer including an LaAlO3 layer. A tunnel layer(110) is formed on a semiconductor substrate(100). A charge trap layer(120) is formed on the tunnel layer. A blocking layer(130) is formed on the charge trap layer. The blocking layer includes an LaAlO3 layer(134). A gate electrode(140) is formed on the blocking layer. Source/drain regions(160) are formed to be aligned to the gate electrode. The blocking layer is a laminated structure of a first Al2O3 layer(136), the LaAlO3 layer, and a second Al2O3 layer. A width of the gate electrode is smaller than that of the blocking layer. A dielectric is formed on an upper surface of the blocking layer on which the gate electrode is not formed.

Abstract translation: 提供一种非易失性存储器件，用于通过采用包括LaAlO 3层的阻挡层将低工作电压施加到栅电极的情况下改善编程/擦除操作。 隧道层（110）形成在半导体衬底（100）上。 在隧道层上形成电荷捕获层（120）。 在电荷陷阱层上形成阻挡层（130）。 阻挡层包括LaAlO 3层（134）。 在阻挡层上形成栅电极（140）。 源极/漏极区域（160）形成为与栅电极对准。 阻挡层是第一Al 2 O 3层（136），LaAlO 3层和第二Al 2 O 3层的层叠结构。 栅电极的宽度小于阻挡层的宽度。 在没有形成栅电极的阻挡层的上表面上形成电介质。