公开(公告)号：KR101603737B1

公开(公告)日：2016-03-16

申请号：KR1020100043835

申请日：2010-05-11

Applicant: 삼성전자주식회사

Inventor： 양준규 ,  박영근 ,  황기현 ,  최한메 ,  유동철

IPC: H01L21/302

CPC classification number: H01L21/02071 ,  H01L21/02074 ,  H01L21/28282 ,  H01L21/321 ,  H01L21/76834 ,  H01L22/12 ,  H01L22/20 ,  H01L27/1052 ,  H01L27/10817 ,  H01L27/10873 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/11582 ,  H01L27/2436 ,  H01L28/40 ,  H01L29/66833 ,  H01L29/7926 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/146 ,  H01L45/1675

Abstract: 기상세정을이용한금속잔류물제거방법에서, 금속을포함하는잔류물이생성된기판상에, 상기금속원소와결합하여휘발성금속화합물을생성시키는원소가포함된세정가스를유입한다. 또한, 상기금속화합물을기화시켜상기잔류물내의금속성분을제거한다. 기상세정을이용하여, 금속잔류물이제거된도전막패턴을형성할수 있다. 이에더하여, 반도체소자의제조할 수있고, 이에관련설비들이제공될수 있다.

公开(公告)号：KR1020080087586A

公开(公告)日：2008-10-01

申请号：KR1020070030044

申请日：2007-03-27

Applicant: 삼성전자주식회사

Inventor： 박영근 ,  김선정 ,  정숙진 ,  최한메 ,  이승환

IPC: H01L21/8247 ,  H01L21/324

Abstract: A method for manufacturing a semiconductor device is provided to secure a TANOS structure having an improved retention characteristic by reducing an EOT(Equivalent Oxide Thickness) of an Al2O3 layer as a blocking layer. A semiconductor device(10) is a flash memory device including a TANOS structure. The TANOS structure is formed by stacking sequentially a SiO2 layer(30), a Si3N4 layer(40), a Al2O3 layer(50), and a TaN layer(60). The SiO2 layer has a function of a tunneling layer. The Si3N4 layer has a function of a trap layer. The Al2O3 layer has a function of a blocking layer. In the TANOS structure, the voltage of the Al2O3 layer as the blocking layer is lowered by reducing an EOT of the Al2O3 layer, to improve characteristics of the Al2O3 layer.

Abstract translation: 提供一种制造半导体器件的方法，通过降低作为阻挡层的Al 2 O 3层的EOT（等效氧化物厚度）来确保具有改善的保持特性的TANOS结构。 半导体器件（10）是包括TANOS结构的闪存器件。 TANOS结构依次层叠SiO 2层（30），Si 3 N 4层（40），Al 2 O 3层（50）和TaN层（60）。 SiO 2层具有隧道层的功能。 Si3N4层具有陷阱层的功能。 Al 2 O 3层具有阻挡层的功能。 在TANOS结构中，作为阻挡层的Al 2 O 3层的电压通过降低Al 2 O 3层的EOT而降低，以改善Al 2 O 3层的特性。

公开(公告)号：KR100823713B1

公开(公告)日：2008-04-21

申请号：KR1020060086593

申请日：2006-09-08

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  박영근 ,  최한메 ,  이승환 ,  박기연 ,  김선정

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/792

Abstract: 불휘발성 메모리 장치 및 이를 제조하는 방법에서, 채널 영역을 갖는 기판 상에 터널 절연막, 전하 트랩핑 막, 유전막 및 도전막이 순차적으로 형성된다. 게이트 전극은 상기 도전막을 패터닝함으로써 형성되며, 상기 게이트 전극의 측면들에는 스페이서가 형성된다. 유전막 패턴, 전하 트랩핑 막 패턴 및 터널 절연막 패턴은 상기 스페이서를 식각 마스크로서 사용하는 이방성 식각에 의해 상기 채널 영역 상에 형성된다. 상기 전하 트랩핑 막 패턴의 측면 부위들은 등방성 식각에 의해 제거되며, 이에 따라 상기 전하 트랩핑 막 패턴은 감소된 폭을 갖는다. 따라서, 상기 전하 트랩핑 막 패턴 내에 트랩된 전자들의 이동이 방지될 수 있으며, 상기 불휘발성 메모리 장치의 고온 스트레스 특성이 개선될 수 있다.

公开(公告)号：KR1020080016398A

公开(公告)日：2008-02-21

申请号：KR1020060104683

申请日：2006-10-26

Applicant: 삼성전자주식회사

Inventor： 이승환 ,  박영근 ,  김선정 ,  오세훈 ,  최한메

IPC: H01L27/115

CPC classification number: H01L29/7923 ,  H01L29/4234 ,  H01L21/28282

Abstract: A semiconductor memory device including a charge trap layer is provided to increase the magnitude and the speed of threshold voltage by using the charge trap layer including a first and second nitride layers. A tunnel insulating layer is arranged on a semiconductor substrate(100). A charge trap layer(120c) is arranged on the tunnel insulating layer. The charge trap layer is formed with a first and second nitride layers(122,124). The first nitride layer has high hole trap density. The second nitride has low hole trap density. A shielding layer is formed on the charge trap layer in order to cover an upper surface of the charge trap layer. The energy band value difference between the first nitride layer and the tunnel insulating layer in a balance band is 2-3 eV. The energy band value difference between the second nitride layer and the tunnel insulating layer in a balance band is 1-1.5 eV.

Abstract translation: 提供包括电荷陷阱层的半导体存储器件，以通过使用包括第一和第二氮化物层的电荷陷阱层来增加阈值电压的幅度和速度。 隧道绝缘层布置在半导体衬底（100）上。 电荷陷阱层（120c）布置在隧道绝缘层上。 电荷陷阱层形成有第一和第二氮化物层（122,124）。 第一氮化物层具有高的阱陷阱密度。 第二氮化物具有低的阱陷阱密度。 为了覆盖电荷陷阱层的上表面，在电荷陷阱层上形成屏蔽层。 平衡带中的第一氮化物层和隧道绝缘层之间的能带差为2-3eV。 平衡带中的第二氮化物层和隧道绝缘层之间的能带差为1-1.5eV。

公开(公告)号：KR100763535B1

公开(公告)日：2007-10-05

申请号：KR1020060086600

申请日：2006-09-08

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  박영근 ,  최한메 ,  이승환 ,  김선정 ,  김영선

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/66833 ,  H01L21/28141 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/4234

Abstract: A method for manufacturing a nonvolatile memory device is provided to improve threshold voltage and breakdown voltage characteristics by using a charge trapping pattern composed of silicon nitride and hafnium aluminum oxide. A tunnel insulating layer is formed on a substrate(100) with a channel region(100a). A charge trapping layer is formed on the tunnel insulating layer to trap electrons from the channel region. The charge trapping layer is composed of a silicon nitride layer and a hafnium aluminum oxide layer. A dielectric film is formed on the charge trapping layer. A conductive layer is formed on the dielectric film. A gate structure(150) composed of a control gate electrode, a dielectric pattern(140), a charge trapping pattern(142) and a tunnel insulating pattern is formed on the channel region by patterning selectively the conductive layer, the dielectric film, the charge trapping layer and the tunnel insulating layer.

Abstract translation: 提供一种用于制造非易失性存储器件的方法，通过使用由氮化硅和氧化铪铝构成的电荷捕获图案来提高阈值电压和击穿电压特性。 在具有通道区域（100a）的基板（100）上形成隧道绝缘层。 在隧道绝缘层上形成电荷俘获层，以从沟道区捕获电子。 电荷捕获层由氮化硅层和铪铝氧化物层组成。 在电荷捕获层上形成介电膜。 在电介质膜上形成导电层。 通过图案化导电层，电介质膜，电介质图案，在沟道区域上形成由控制栅电极，电介质图案（140），电荷俘获图案（142）和隧道绝缘图案构成的栅极结构（150） 电荷捕获层和隧道绝缘层。

公开(公告)号：KR100757324B1

公开(公告)日：2007-09-11

申请号：KR1020060098365

申请日：2006-10-10

Applicant: 삼성전자주식회사

Inventor： 박영근 ,  최한메 ,  이승환 ,  김선정 ,  오세훈 ,  김영선

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/02181 ,  H01L21/0228 ,  H01L21/02304 ,  H01L21/3145 ,  H01L21/31616 ,  H01L21/31637 ,  H01L21/31641 ,  H01L21/31645 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/513 ,  H01L29/517 ,  H01L29/7881

Abstract: A method of fabricating a non-volatile memory device is provided to prevent diffusion of silicon and metal between a bottom silicon oxide layer and a metal oxide layer by using a silicon hydrolyzed layer. A tunnel insulating layer is formed on a substrate(100), and a conductive pattern(122) is formed on the tunnel insulating layer. A bottom silicon oxide layer(126) is formed on the conductive pattern, and then a nitriding process is performed on the bottom silicon oxide to form a silicon hydrolyzed layer(128) on a surface of the bottom silicon oxide layer. A metal oxide layer(130) is formed on the silicon hydrolyzed layer, and a top silicon oxide layer(132) is formed on the metal oxide layer. A conductive layer is formed on the top silicon oxide layer.

Abstract translation: 提供一种制造非易失性存储器件的方法，以通过使用硅水解层来防止硅和金属在底部氧化硅层和金属氧化物层之间的扩散。 在基板（100）上形成隧道绝缘层，在隧道绝缘层上形成导电图案（122）。 在导电图案上形成底部氧化硅层（126），然后在底部氧化硅上进行氮化处理，以在底部氧化硅层的表面上形成硅水解层（128）。 在硅水解层上形成金属氧化物层（130），在金属氧化物层上形成顶部氧化硅层（132）。 导电层形成在顶部氧化硅层上。

公开(公告)号：KR1020070024939A

公开(公告)日：2007-03-08

申请号：KR1020050080590

申请日：2005-08-31

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  윤경렬 ,  임기빈 ,  여재현 ,  김성태 ,  김영선 ,  박영근

IPC: H01L27/108

CPC classification number: H01L21/022 ,  H01L21/02178 ,  H01L21/02189 ,  H01L21/0228 ,  H01L21/02337 ,  H01L21/3142 ,  H01L21/31616 ,  H01L21/31641 ,  H01L28/55

Abstract: A method for fabricating a thin film is provided to sufficiently reduce the influence upon the resultant structure positioned under a dielectric layer by performing a heat treatment process in forming a dielectric layer having a multilayered structure. A first reaction material including a zirconium precursor material and an oxide agent for oxidizing the first reaction material are supplied to form a first zirconium oxide layer(20) on a substrate(10). The first zirconium oxide layer is densified and transformed into a crystallized structure by a heat treatment process. A second reaction material including an aluminum precursor material and an oxide agent for oxidizing the second reaction material are supplied to form an aluminum oxide layer(30) on the first zirconium oxide layer. The heat treatment process is performed at a temperature of 400~700 deg.C while inert gas, oxygen gas or mixture gas thereof is supplied.

Abstract translation: 提供一种制造薄膜的方法，以通过在形成具有多层结构的电介质层中进行热处理工艺来充分降低对位于电介质层下方的所得结构的影响。 供给包括锆前体材料和用于氧化第一反应材料的氧化剂的第一反应材料以在基底（10）上形成第一氧化锆层（20）。 第一氧化锆层被致密化并通过热处理工艺转变为结晶结构。 供给包含铝前体材料和用于氧化第二反应材料的氧化剂的第二反应材料，以在第一氧化锆层上形成氧化铝层（30）。 热处理过程在400〜700℃的温度下进行，同时供给惰性气体，氧气或其混合气体。

公开(公告)号：KR100678459B1

公开(公告)日：2007-02-02

申请号：KR1020040066929

申请日：2004-08-24

Applicant: 삼성전자주식회사

Inventor： 권종완 ,  김성태 ,  김영선 ,  유차영 ,  남갑진 ,  최재형 ,  오세훈 ,  박영근 ,  이종철

IPC: H01L21/205 ,  H01L21/324

Abstract: 향상된 생산성을 갖는 플라즈마 공정을 제공한다. 상기 플라즈마 공정은 플라즈마 공정 챔버 내의 웨이퍼 지지대 상에 반도체 웨이퍼를 위치시키는 것을 구비한다. 상기 반도체 웨이퍼와 상기 웨이퍼 지지대의 밀착성을 향상시키기 위하여 상기 반도체 웨이퍼를 제1 시간 동안 예비 플라즈마에 노출시킨다. 상기 반도체 웨이퍼를 제2 시간동안 가열한다. 상기 반도체 웨이퍼를 공정 플라즈마에 노출시켜 플라즈마 처리한다.
예비 플라즈마 처리, 웨이퍼 가열, 플라즈마 공정, 플라즈마 처리

公开(公告)号：KR1020070014880A

公开(公告)日：2007-02-01

申请号：KR1020050069863

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 최한메 ,  박영근 ,  이승환 ,  김영선

IPC: H01L21/8247 ,  H01L21/335 ,  H01L21/31 ,  H01L27/115

CPC classification number: H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L21/28273

Abstract: A flash memory device having an intergate dielectric of a multilayered structure is provided to reduce a leakage current of an intergate dielectric by making the intergate dielectric have a zirconium oxide layer of an amorphous structure so that an intergate dielectric pattern of an amorphous structure can be generally formed. A semiconductor substrate having active regions is prepared(F0). Floating gate patterns are formed on the substrate, covering the active regions and separated from the active region(F1). A zirconium oxide layer and an aluminum oxide layer are alternately stacked at least twice on the resultant structure to form an intergate dielectric by an ALD process using ozone gas as reaction gas(F2',F3',F2",F3"). A control gate layer is formed on the intergate dielectric(F6). The control gate layer, the intergate dielectric and the floating gate patterns are patterned to form intergate dielectric patterns and control gates that are sequentially stacked and cross the active regions, and floating gates are formed between the active regions and the intergate dielectric patterns(F7). The zirconium oxide layer and the aluminum oxide layer can be formed in the lowermost layer of the intergate dielectric.

Abstract translation: 提供具有多层结构的隔间电介质的闪速存储器件，以通过使间隔电介质具有非晶结构的氧化锆层来减小间隔栅极电介质的漏电流，使得非晶结构的隔间电介质图案通常可以 形成。 准备具有活性区域的半导体衬底（F0）。 浮动栅极图案形成在衬底上，覆盖有源区并与有源区（F1）分离。 氧化锆层和氧化铝层在所得到的结构上交替层叠至少两次，通过使用臭氧气体作为反应气体（F2'，F3“，F2”，F3“）的ALD工艺形成隔间电介质。 在栅极电介质（F6）上形成控制栅极层。 图案化控制栅极层，隔间栅极电介质和浮置栅极图案以形成间隔栅电介质图案和依次层叠并与有源区交叉的控制栅极，并且浮置栅极形成在有源区和间栅电介质图案（F7）之间， 。 氧化锆层和氧化铝层可以形成在隔间电介质的最下层中。

公开(公告)号：KR100655780B1

公开(公告)日：2006-12-08

申请号：KR1020040108624

申请日：2004-12-20

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  최재형 ,  여재현 ,  최한메 ,  남갑진

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/513 ,  H01L29/7881

Abstract: 향상된 유전율을 가지면서도 얇은 두께를 갖는 유전층을 구비하는 플래시 메모리 장치 및 그 제조 방법이 개시된다. 기판 상에 터널 산화막 패턴 및 플로팅 게이트를 순차적으로 형성한 후, 펄스 레이저 증착 공정을 이용하여 플로팅 게이트 상에 유전율을 향상시키기 위하여 III족 전이 금속으로 도핑된 금속 산화물로 이루어진 유전층 패턴을 형성한다. 유전층 상에는 컨트롤 게이트가 형성된다. 스칸듐, 이트륨 또는 란탄과 같은 III족 전이 금속이 도핑된 금속 산화물을 사용하여 크게 향상된 유전율을 가지면서도 현저하게 감소된 두께를 갖는 유전층 패턴을 형성할 수 있다. 또한, 펄스 레이저 증착 공정으로 표면 균일도 및 치밀성이 향상된 유전층 패턴을 형성하기 때문에, 유전층 패턴으로부터 발생되는 누설 전류를 크게 감소시킬 수 있다.