公开(公告)号：KR1020170030137A

公开(公告)日：2017-03-17

申请号：KR1020150127135

申请日：2015-09-08

Applicant: 삼성전자주식회사

Inventor： 윤지훈 ,  민신철 ,  최현민

IPC: H01L23/525 ,  H01L21/66 ,  H01L23/62

CPC classification number: H01L23/5256 ,  H01L22/14 ,  H01L27/11206 ,  H01L27/11582 ,  H01L28/00

Abstract: 반도체소자및 이를제조하는방법을제공한다. 트랜지스터와연결되는제1 내지제3 콘택플러그들이형성되는동안퓨즈구조물이형성된다. 퓨즈구조물은제1 및제2 콘택플러그들과동일한제1 높이를갖는제1 및제2 퓨즈콘택플러그들과, 제3 콘택플러그와동일한제2 높이를가지며제1 및제2 퓨즈콘택플러그들사이를연결하는연결패턴을포함한다.

Abstract translation: 提供了一种半导体器件及其制造方法。 在形成连接到晶体管的第一到第三接触插塞的同时形成熔丝结构。 熔丝结构用于第一mitje第二熔断器接触插塞和连接之间，一个具有相同的第一高度和三个触点插头第一mitje第二熔断器接触插塞，其具有与所述第一mitje第二接触插塞相同的第一高度 包括连接模式。

公开(公告)号：KR1020160028072A

公开(公告)日：2016-03-11

申请号：KR1020140116373

申请日：2014-09-02

Applicant: 삼성전자주식회사

Inventor： 최현민 ,  민신철 ,  윤지훈

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/82 ,  H01L23/62 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L27/11206 ,  G11C17/16 ,  H01L21/823431 ,  H01L21/823481 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/11521

Abstract: 본발명의일 측면은, 기판과, 상기기판상에배치되고각각제1 방향으로연장되며제1 불순물영역과제2 불순물영역을구비하는적어도하나의제1 및제2 핀형액티브패턴과, 상기제1 및제2 핀형액티브패턴상에배치된제1 및제2 게이트전극패턴과, 상기제1 및제2 핀형액티브패턴의제1 불순물영역각각에전기적으로연결된제1 컨택및 상기제1 핀형액티브패턴의제2 불순물영역과제2 핀형액티브패턴의제2 불순물영역을전기적으로연결하는제2 컨택을포함하고, 상기제2 핀형액티브패턴은, 트렌치와상기트렌치의적어도일부를채우는매립절연체를포함하는제1 게이트분리영역을구비하며, 상기제2 게이트전극패턴은, 상기제1 방향과다른제2 방향으로연장되어상기제1 게이트분리영역을가로지르는반도체장치를제공한다.

Abstract translation: 本发明的一个方面提供一种半导体器件，包括：衬底; 至少一个第一引脚型有源图案和至少一个第二引脚型有源图案，其布置在所述基板上，并且在第一方向上分别延伸，并且包括第一杂质区域和第二杂质区域; 布置在第一和第二引脚型有源图案上的第一和第二栅电极图案; 第一触点分别电连接到第一和第二引脚型有源图案的第一杂质区; 以及第二触点，其电连接第一引脚型有源图案的第二杂质区域和第二引脚型有源图案的第二杂质区域。 第二引脚型有源图案包括第一栅极隔离区域，其包括填充至少一部分沟槽和沟槽的埋入绝缘体。 第二栅极电极图案通过沿与第一方向不同的第二方向延伸而与第一栅极隔离区域交叉。 本发明的目的是提供包括具有改进性能的反熔丝OTP器件的半导体器件。

公开(公告)号：KR1020110064704A

公开(公告)日：2011-06-15

申请号：KR1020090121411

申请日：2009-12-08

Applicant: 삼성전자주식회사

Inventor： 김언정 ,  손형빈 ,  이은홍 ,  박완준 ,  민신철

IPC: H01L29/66 ,  H01L51/00 ,  H01L51/10 ,  B82Y30/00

CPC classification number: H01L29/66045 ,  B82Y30/00 ,  H01L51/0048 ,  H01L51/102

Abstract: PURPOSE: A carbon nanotube transistor array and method for manufacturing a carbon nanotube transistor are provided to control the doping type of a carbon nanotube channel by performing a simple thin film deposition process without a separate doping process. CONSTITUTION: A source(11), a drain(12), and a carbon nanotube channel(13) are formed on a substrate(10). A gate insulating layer(14) is formed on the carbon nanotube channel by an ALD(Atomic Layer Deposition) process which controls a temperature range. An ALD process temperature is 150°C. The carbon nanotube channel has a p type property. The gate insulating layer is made of AI2O3.

Abstract translation: 目的：提供碳纳米管晶体管阵列和制造碳纳米管晶体管的方法，以通过在没有单独的掺杂工艺的情况下执行简单的薄膜沉积工艺来控制碳纳米管通道的掺杂类型。 构成：在衬底（10）上形成源（11），漏极（12）和碳纳米管通道（13）。 通过控制温度范围的ALD（原子层沉积）工艺在碳纳米管通道上形成栅绝缘层（14）。 ALD工艺温度为150°C。 碳纳米管通道具有p型性质。 栅极绝缘层由Al2O3制成。

公开(公告)号：KR101823105B1

公开(公告)日：2018-01-30

申请号：KR1020120027735

申请日：2012-03-19

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  민신철 ,  이종욱 ,  이충호

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/1033 ,  H01L21/02107 ,  H01L21/302 ,  H01L21/3086 ,  H01L21/823821 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/66477 ,  H01L29/66818 ,  H01L29/785

Abstract: 전계효과트랜지스터의형성방법이제공된다. 제 1 영역및 제 2 영역을포함하는기판을준비하고, 기판으로부터돌출되고제 1 폭을갖는핀 부분들을제 1 영역및 상기제 2 영역상에형성한다. 제 1 영역상의상기핀 부분들을노출하고제 2 영역상의핀 부분들을덮는제 1 마스크패턴을형성하고, 제 1 영역상의핀 부분의폭을증가또는감소시킨다.

Abstract translation: 提供了一种形成场效应晶体管的方法。 准备包括第一区域和第二区域的基板，并且在第一区域和第二区域上形成从基板突出并且具有第一宽度的销部。 在第一区域上暴露鳍片部分并形成覆盖第二区域上的鳍片部分的第一掩模图案，并且增加或减小第一区域上的鳍片部分的宽度。

公开(公告)号：KR101659815B1

公开(公告)日：2016-09-27

申请号：KR1020090121411

申请日：2009-12-08

Applicant: 삼성전자주식회사

Inventor： 김언정 ,  손형빈 ,  이은홍 ,  박완준 ,  민신철

IPC: H01L29/66 ,  H01L51/00 ,  H01L51/10 ,  B82Y30/00

Abstract: 탄소나노튜브트랜지스터어레이및 탄소나노튜브트랜지스터제조방법에대해개시된다. 개시된탄소나노튜브트랜지스터제조방법은게이트절연층의공정온도를조절하여탄소나노튜브채널의도핑특성을제어할수 있으며 p형및 n형탄소나노튜브트랜지스터를구현할수 있다.

公开(公告)号：KR1020130106091A

公开(公告)日：2013-09-27

申请号：KR1020120027735

申请日：2012-03-19

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  민신철 ,  이종욱 ,  이충호

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/1033 ,  H01L21/02107 ,  H01L21/302 ,  H01L21/3086 ,  H01L21/823821 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/66477 ,  H01L29/66818 ,  H01L29/785

Abstract: PURPOSE: A method for forming a field effect transistor is provided to improve the efficiency of a process by easily forming fin parts with different widths. CONSTITUTION: A substrate (100) is prepared. The substrate includes a first region and a second region. Fin parts are formed on the first region and the second region. A first mask pattern (201) is formed on the substrate. The widths of the fin parts are increased or decreased on the first region.

Abstract translation: 目的：提供一种用于形成场效应晶体管的方法，通过容易地形成具有不同宽度的鳍部件来提高工艺的效率。 构成：制备基材（100）。 衬底包括第一区域和第二区域。 翅片部分形成在第一区域和第二区域上。 在基板上形成第一掩模图案（201）。 翅片部分的宽度在第一区域上增加或减少。