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公开(公告)号：KR1019970067829A
公开(公告)日：1997-10-13
申请号：KR1019960008540
申请日：1996-03-27
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 본 발명은 반도체 장치의 입출력단 회로에 관해 게시한다. 종래의 반도체 장치의 입출력단 회로는 전원 예컨대 Vcc나 또는 접지단 예컨대 Vss에서 ESD가 발생할 경우, 내부 소자들 예컨대 모스트랜지스터들의 게이트들이 상기 ESD에 의하여 파괴될 수가 있었다. 그러나 본 발명은 외부와 전기적으로 연결되기 위한 패드와, 상기 패드에 연결된 ESD 보호 회로와, 상기 ESD 보호 회로에 연결되어 전원이나 접지단에서 발생한 ESD로부터 내부 회로를 보호할 수 있는 적어도 하나의 모스트랜지스터 또는 바이폴라트랜지스터 및 상기 모스트랜지스터 또는 바이폴라트랜지스터에 연결된 버퍼를 구비함으로써 전원 또는 접지단에서 ESD가 발생하더라도 내부 소자들이 상기 ESD에 의하여 파괴되는 것을 방지할 수가 있다.
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公开(公告)号：KR1020150136355A
公开(公告)日：2015-12-07
申请号：KR1020140063746
申请日：2014-05-27
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336 , H01L21/265
CPC classification number: H01L29/66803 , H01L21/26586 , H01L21/823418 , H01L21/823431 , H01L21/823814 , H01L21/823821 , H01L29/165 , H01L29/6681 , H01L29/7848 , H01L29/785
Abstract: 반도체장치제조방법이제공된다. 반도체장치제조방법은, 제1 영역과제2 영역을포함하는기판을제공하되, 상기제1 및제2 영역들상에상기기판으로부터돌출되는형상을갖는제1 내지제4 핀을형성하고, 상기제1 핀은상기제1 서브영역상에, 상기제2 핀은상기제2 서브영역상에, 상기제3 핀은상기제3 서브영역상에, 그리고상기제4 핀은상기제4 서브영역상에형성하고, 상기제1 내지제4 핀들과교차하는제1 내지제4 더미게이트구조체를형성하고, 상기제1 더미게이트는상기제1 핀상에, 상기제2 더미게이트는상기제2 핀상에, 상기제3 더미게이트는상기제3 핀상에, 그리고상기제4 핀은상기제4 핀상에형성하고,상기제1 및제2 영역에동시에이온주입공정을수행하여상기제1 내지제4 더미게이트구조체양 측의상기제1 내지제4 핀에불순물을도핑하는것을포함한다.
Abstract translation: 提供一种制造半导体器件的方法，该方法包括：提供包括第一区域和第二区域的衬底; 在第一和第二区域中形成从基板突出的第一至第四鳍; 在第一子区域中形成第一鳍片，在第二子区域中形成第二鳍片，在第三子区域中形成第三鳍片，在第四子区域形成第四鳍片; 形成与第一至第四鳍交叉的第一至第四虚拟栅极结构; 在第一散热片上形成第一虚拟栅极，第二散热片上的第二虚拟栅极，第三鳍片上的第三虚拟栅极和第四鳍片上的第四虚拟栅极; 并且通过在第一和第二区域中同时执行离子注入工艺，用杂质掺杂第一至第四虚拟栅极结构两侧的第一至第四鳍片。
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公开(公告)号：KR101559345B1
公开(公告)日：2015-10-15
申请号：KR1020100082753
申请日：2010-08-26
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11517 , H01L21/28273 , H01L21/76224 , H01L21/764 , H01L27/11519 , H01L27/11521 , H01L29/0653
Abstract: 비휘발성메모리소자및 그제조방법에서, 비휘발성메모리소자는제1 방향으로연장되면서반복배치되는액티브영역및 액티브영역사이의소자분리용트렌치를포함하는기판상에, 터널절연막, 전하저장막패턴, 유전막및 콘트롤게이트전극을포함하는게이트구조물이구비된다. 상기소자분리용트렌치내부및 상기게이트구조물사이의갭 내부에제1 방향으로연장되고, 내부에는상기전하저장막패턴의측벽과대향하는위치에제1 에어갭이포함된제1 절연막패턴이구비된다. 또한, 상기게이트구조물사이의갭에는상기제1 방향과수직한제2 방향으로연장되는제2 절연막패턴이구비된다. 상기제1 에어갭이포함됨으로써기생커패시턴스가감소된다.
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公开(公告)号：KR1020100048186A
公开(公告)日：2010-05-11
申请号：KR1020080107223
申请日：2008-10-30
Applicant: 삼성전자주식회사
CPC classification number: G06F17/5022 , G06F11/3476 , G06F13/105 , G06F17/5009
Abstract: PURPOSE: A system of executing a unified process-device-circuit simulation is provided to implement the simultaneous optimization for plural device by integratedly simulating the characteristics of plural devices at each level of process-device-circuit. CONSTITUTION: Based on input data, a process simulator(131) simulates at least one process stage and outputs the process characteristic data. On the basis of the process characteristic data, a device simulator(132) simulates at least one device. The device simulator outputs device characteristic data, and a circuit simulator(134) simulates a circuit including at least one device.
Abstract translation: 目的：提供一种执行统一过程设备电路仿真的系统，通过对每个级别的处理器件电路中的多个器件的特性进行综合仿真，实现多器件的同时优化。 构成：基于输入数据，过程模拟器（131）模拟至少一个处理级并输出过程特征数据。 基于过程特性数据，设备模拟器（132）模拟至少一个设备。 设备模拟器输出设备特征数据，并且电路模拟器（134）模拟包括至少一个设备的电路。
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Patent Agency Ranking
公开(公告)号：KR100585160B1
公开(公告)日：2006-05-30
申请号：KR1020040075116
申请日：2004-09-20
Applicant: 삼성전자주식회사
IPC: H01L21/265 , H01J37/30
CPC classification number: H01J37/08 , H01J27/08 , H01J2237/082 , H01J2237/31703
Abstract: 이온 주입 장치를 제공한다. 본 발명은 내부에 일정 공간을 갖는 아크 챔버를 포함한다. 상기 아크 챔버 내의 일측에는 열전자를 방출하는 필라멘트가 위치하고, 상기 아크 챔버 내의 타측에는 상기 열전자의 소모를 방지하는 리펠러가 위치한다. 본 발명은 상기 아크 챔버 내에 자기장을 제공하는 전자석을 구비하고, 상기 아크 챔버의 바디나 내벽 형태가 외측으로 볼록하게 되어 있다. 이에 따라, 본 발명은 열전자가 바디에서 소모되지 않아 전자 손실을 줄여 아크 챔버로부터 방출되는 양이온의 이온 전류 밀도를 크게 향상시킬 수 있다.
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公开(公告)号：KR100141169B1
公开(公告)日：1998-06-01
申请号：KR1019950000850
申请日：1995-01-19
Applicant: 삼성전자주식회사
IPC: H05F3/04
Abstract: 반도체 기판에 형성된 소오스, 드레인, 및 게이트를 구비하는 NMOS 트랜지스터에 있어서, 상기 소오스 및 드레인 사이의 실리콘 기판내에 상기 실리콘 기판보다 낮은 전위를 갖는 물질층을 구비하는 것을 특징으로 하는 정전방전(ESD) 보호소자에 관하여 기재되어 있다.
본 발명에 의하면, 소오스기판드레인으로 형성되는 기생 바이폴라 트랜지스터를 빨리 구동시켜 과전류가 흐를 수 있는 경로를 기판 내에 형성시킨다. 따라서, 과전류가 칩내로 유입되는 것을 방지하고, ESD에 의해 발생된 과전류로부터 칩이 보호된다.-
公开(公告)号：KR101650843B1
公开(公告)日：2016-08-25
申请号：KR1020100084896
申请日：2010-08-31
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L27/02 , H01L49/02
CPC classification number: H01L27/0207 , H01L27/10852 , H01L28/90
Abstract: 본발명은실린더형커패시터와같은복수의필라형구조물들을포함하는반도체소자에관한것이다. 반도체소자는복수의실린더형하부전극들, 및지지대를포함한다. 복수의실린더형하부전극들은제 1 방향및 제 2 방향을따라반복적으로정렬된다. 지지대는제 1 개방영역이형성되어있는제 1 패턴, 및제 2 개방영역이형성되어있는제 2 패턴을포함하며, 상기복수의실린더형하부전극들의측면에접촉하며상기복수의실린더형하부전극들을지지한다. 상기제 1 패턴및 상기제 2 패턴은서로다른형상을가지고상기제 1 방향및 상기제 2 방향중 적어도한 방향에서교대로배치된다.
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公开(公告)号：KR1020120019529A
公开(公告)日：2012-03-07
申请号：KR1020100082753
申请日：2010-08-26
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11517 , H01L21/28273 , H01L21/76224 , H01L21/764 , H01L27/11519 , H01L27/11521 , H01L29/0653 , H01L21/76205
Abstract: PURPOSE: A nonvolatile memory device and a manufacturing method thereof are provided to reduce parasitic capacitance between charge storage patterns and an active region by forming an air gap between the active region and the charge storage pattern in a bit line extension direction. CONSTITUTION: A tunnel insulation layer(102a) is formed on a substrate(100). A floating gate electrode(104b) is formed on the tunnel insulation layer. A first insulation film pattern(112a) is formed in a device isolation trench(108). An air gap(114a) is formed in the first insulation film pattern. The bottom unit of the air cap is located in the device isolation trench.
Abstract translation: 目的：提供一种非易失性存储器件及其制造方法，以通过在有位区域和电荷存储图案之间在位线延伸方向上形成气隙来减小电荷存储图案与有源区域之间的寄生电容。 构成：在基板（100）上形成隧道绝缘层（102a）。 在隧道绝缘层上形成浮栅电极（104b）。 第一绝缘膜图案（112a）形成在器件隔离沟槽（108）中。 在第一绝缘膜图案中形成气隙（114a）。 空气帽的底部单元位于设备隔离沟槽中。
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公开(公告)号：KR100655446B1
公开(公告)日：2006-12-08
申请号：KR1020050097035
申请日：2005-10-14
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: A wafer warpage simulation method is provided to consider a pattern density in a wafer warpage simulation by using a unit layer structure with predetermined mechanical characteristics. A layer structure is divided into a plurality of regions(S1). The constitutional rates of predetermined materials are calculated, wherein the predetermined materials are used for forming each region of the layer structure(S2). An equivalent characteristic value of each region is obtained from the constitutional rates and characteristic values of the predetermined materials(S3). The warpage of a wafer is evaluated from equivalent characteristic values of the layer structure(S4).
Abstract translation: 提供晶片翘曲模拟方法以通过使用具有预定机械特性的单位层结构来考虑晶片翘曲模拟中的图案密度。 层结构被分成多个区域（S1）。 计算预定材料的构成比率，其中预定材料用于形成层结构（S2）的每个区域。 根据预定材料的构成比率和特征值获得每个区域的等同特征值（S3）。 根据层结构的等效特征值评估晶片的翘曲（S4）。
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