公开(公告)号：KR20210025461A

公开(公告)日：2021-03-09

申请号：KR1020200051830A

申请日：2020-04-28

Applicant: 삼성전자주식회사

Inventor： 김재호 ,  백강현 ,  이광희 ,  전용우 ,  권의희 ,  김윤석

IPC: G06F30/20 ,  G05B19/418 ,  G06N3/08 ,  G06N20/00 ,  H01L27/02

CPC classification number: G06F30/20 ,  G05B19/41885 ,  G06N20/00 ,  G06N3/08 ,  H01L27/0203

Abstract: 본 개시의 기술적 사상의 일측면에 따른 반도체 제조 공정 가이드 방법에 있어서, 타겟 반도체 제품에 대응하는 반도체 제조 공정 데이터를 입력받는 단계, TCAD(Technology Computer-Aided Design) 시뮬레이션 데이터를 포함하는 학습 데이터를 기반으로 기계 학습된 TCAD 모델을 이용하여 반도체 제조 공정 데이터에 대응되는 제1 반도체 특성 데이터를 생성하는 단계, 제1 반도체 제품의 반도체 특성에 대한 실제 측정 정보에 기초하여 생성된 컴팩트 모델을 이용하여 반도체 제조 공정 데이터에 대응되는 제2 반도체 특성 데이터를 생성하는 단계, 복수의 전략 모델들을 이용하여, 제1 반도체 특성 데이터 및 제2 반도체 특성 데이터로부터 복수의 전략 기준들에 따른 복수의 공정안들을 생성하는 단계 및 복수의 공정안들에 기초하여 타겟 반도체 제품의 최적 공정안을 제공하는 단계를 포함할 수 있다.

公开(公告)号：KR1020160104435A

公开(公告)日：2016-09-05

申请号：KR1020150027476

申请日：2015-02-26

Applicant: 삼성전자주식회사

Inventor： 부왈카크리쉬나쿠마 ,  우쩐화 ,  권의희 ,  이근호

IPC: H01L29/78

CPC classification number: H01L29/0673 ,  H01L29/0676 ,  H01L29/1037 ,  H01L29/41775 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7782 ,  H01L29/785 ,  H01L29/78696 ,  H01L29/7831 ,  H01L29/7848

Abstract: 기판상으로부터돌출한활성영역, 상기활성영역은중앙의채널영역, 상기채널영역의일 측면에배치된드레인영역, 및상기채널영역의타 측면에배치된소스영역을포함하고, 상기채널영역의대향하는두 측면들상에형성되고 U자형단면을가진게이트절연층및 상기게이트절연층의외측면상에형성된게이트스페이서들; 상기드레인영역의대향하는두 측면들상에형성된드레인스페이서들; 및상기소스영역의대향하는두 측면들상에형성된소스스페이서들을포함하고, 상기드레인영역의두 측면들중 적어도한 면은경사진(tapered) 부분을갖는 finFET 소자가제공된다.

Abstract translation: 本发明提供一种具有锥形有源区的半导体器件，能够提供具有减小的带对带隧穿的金属氧化物场效应晶体管（MOFET）半导体器件。 根据本发明，鳍状场效应晶体管（finFET）器件包括：从衬底突出并且包括中心沟道区域的有源区域，布置在沟道区域的一个侧表面上的漏极区域和布置成 在通道区域的另一侧表面上; 形成在沟道区域的两个相对的侧表面上并具有U形横截面的栅极绝缘层; 栅极隔离物形成在栅极绝缘层的外表面上; 漏极间隔件形成在漏极区域的两个相对的侧表面上; 以及源极间隔物，其形成在源极区域的两个相对的侧表面上。 漏极区域的两个侧面中的至少一个具有锥形部分。

公开(公告)号：KR1020140133727A

公开(公告)日：2014-11-20

申请号：KR1020130053210

申请日：2013-05-10

Applicant: 삼성전자주식회사

Inventor： 박재후 ,  하대원 ,  권의희 ,  석성대

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/785 ,  H01L27/092 ,  H01L29/66795 ,  H01L29/7853 ,  H01L29/4966 ,  H01L29/66545

Abstract: 반도체 장치 및 그 제조방법이 제공된다. 반도체 장치의 제조방법은, 기판 상에 활성 핀을 형성하는 것, 상기 활성 핀의 일부를 산화시켜 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것, 상기 기판 상에 상기 활성 핀을 가로지르는 제1 게이트 패턴을 형성하는 것, 및 상기 제1 게이트 패턴의 양측의 상기 기판을 노출하는 것, 및 상기 노출된 기판 상에 소스/드레인 영역들을 형성하는 것을 포함한다.

Abstract translation: 提供半导体器件及其制造方法。 半导体器件的制造方法包括在衬底上形成有源引脚，通过氧化有源引脚的一部分形成有源引脚和衬底之间的绝缘引脚，形成穿过衬底上的有效引脚的第一栅极图案， 衬底在第一栅极图案的两侧上，以及在暴露的衬底上形成源极/漏极区域。

公开(公告)号：KR100706799B1

公开(公告)日：2007-04-12

申请号：KR1020050094486

申请日：2005-10-07

Applicant: 삼성전자주식회사

Inventor： 권의희 ,  김태경 ,  금경수 ,  정원영 ,  차광호

IPC: H01L21/265

Abstract: 본 발명은 이온 주입 장치의 이온 소스에 사용되는 필라멘트 부재에 관한 것이다. 필라멘트 부재는 중앙에 배치되는 원형의 애노드, 이를 감싸도록 배치되는 환형의 캐소드, 그리고 애노드와 캐소드에 연결되는 도전성 경로를 가진다. 도전성 경로는 복수개가 제공되며, 이들은 방사형으로 배치된다.
이온 소스, 아크 챔버, 필라멘트 부재, 애노드, 캐소드, 도전성 경로들

Abstract translation: 本发明涉及在离子注入机的离子源中使用的灯丝构件。 灯丝构件具有设置在中心的圆形阳极，设置成围绕阳极的环形阴极以及连接到阳极和阴极的导电路径。 提供多个径向布置的导电路径。

公开(公告)号：KR1020170043371A

公开(公告)日：2017-04-21

申请号：KR1020150143048

申请日：2015-10-13

Applicant: 삼성전자주식회사

Inventor： 전종욱 ,  최재희 ,  김유환 ,  권의희 ,  김종철 ,  이근호

IPC: G06F17/50

CPC classification number: G06F17/5036 ,  G06F17/505 ,  G06F17/5068 ,  G06F2217/76

Abstract: 에이징에따른공정산포를고려한회로설계방법및 시뮬레이션방법이개시된다. 본발명의기술적사상의일측면에따른회로설계방법은, 본발명의기술적사상의일측면에따른회로설계방법은, 하나이상의디바이스들을포함하는넷리스트및 공정산포에관련된정보를포함하는모델라이브러리로부터각각의디바이스에대한에이징정보를제1 추출하는단계와, 상기공정산포에관련된정보와상기에이징정보를이용한연산을수행하여, 각각의디바이스에대한에이징에따른공정산포의편차를산출하는단계및 상기산출된편차가반영된넷리스트및/또는모델라이브러리를제2 추출하는단계를구비하는것을특징으로한다.

Abstract translation: 公开了考虑由于老化引起的工艺偏差的电路设计方法和模拟方法。 根据本发明的技术构思的一个方面的电路设计方法的特征在于，根据本发明的技术构思的一个方面的电路设计方法包括网表，该网表包括一个或多个设备和模型库 首先提取每个设备的老化信息;通过使用与过程分散有关的信息和老化信息执行算术运算，计算每个设备由于老化而导致的过程偏差的偏差; 并且网表和/或模型库的第二次提取反映了计算出的偏差。

公开(公告)号：KR1020120044800A

公开(公告)日：2012-05-08

申请号：KR1020100106302

申请日：2010-10-28

Applicant: 삼성전자주식회사

Inventor： 임관용 ,  고정근 ,  강상범 ,  권의희 ,  이현정 ,  권태욱 ,  김석훈

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66659 ,  H01L21/26506 ,  H01L21/26586 ,  H01L29/6659 ,  H01L29/7835 ,  H01L29/7847 ,  H01L29/1025

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve mobility of a carrier in a channel area by applying extensible stress or compressive stress in the channel area. CONSTITUTION: A gate pattern(120) is formed on a substrate(110). The gate pattern includes a gate insulation layer(121) and a gate electrode(122). A gate spacer(124) is formed on the sidewall of the gate pattern. The gate spacer includes a first spacer(124a) and a second spacer(124b). A re-crystallization area(130) is formed on the substrate around the gate pattern and includes a laminate defect.

Abstract translation: 目的：提供半导体器件及其制造方法，通过在沟道区域中施加可伸长的应力或压缩应力来改善载流子在沟道区域中的移动性。 构成：在衬底（110）上形成栅极图案（120）。 栅极图案包括栅极绝缘层（121）和栅极电极（122）。 栅极间隔物（124）形成在栅极图案的侧壁上。 栅极间隔件包括第一间隔物（124a）和第二间隔物（124b）。 在栅极图案周围的基板上形成再结晶区域（130），并且包括层叠体缺陷。

公开(公告)号：KR100706788B1

公开(公告)日：2007-04-12

申请号：KR1020050110002

申请日：2005-11-17

Applicant: 삼성전자주식회사

Inventor： 금경수 ,  원제형 ,  허노현 ,  김성구 ,  차광호 ,  권의희

IPC: H01L21/265

Abstract: 본 발명은 이온 주입 장치의 이온 소스에 사용되는 필라멘트 부재에 관한 것이다. 본 발명에 의하면, 필라멘트 부재는 판으로서 제공되며, 판에 와이어 가공법 등을 이용하여 선형 홀들을 가공함으로써 열전자의 방출이 이루어지는 도전성 경로들을 복수개 형성한다.
이온 소스, 아크 챔버, 판 형상의 필라멘트 부재, 도전성 경로들,

Abstract translation: 本发明涉及在离子注入机的离子源中使用的灯丝构件。 根据本发明，该长丝构件设置为板，通过使用导线的加工方法等的板，以形成多个由热电子发射的导电路径处理所述直线孔。

公开(公告)号：KR100655446B1

公开(公告)日：2006-12-08

申请号：KR1020050097035

申请日：2005-10-14

Applicant: 삼성전자주식회사

Inventor： 정원영 ,  김태경 ,  박영관 ,  권의희 ,  장규백

IPC: H01L21/66

Abstract: A wafer warpage simulation method is provided to consider a pattern density in a wafer warpage simulation by using a unit layer structure with predetermined mechanical characteristics. A layer structure is divided into a plurality of regions(S1). The constitutional rates of predetermined materials are calculated, wherein the predetermined materials are used for forming each region of the layer structure(S2). An equivalent characteristic value of each region is obtained from the constitutional rates and characteristic values of the predetermined materials(S3). The warpage of a wafer is evaluated from equivalent characteristic values of the layer structure(S4).

Abstract translation: 提供晶片翘曲模拟方法以通过使用具有预定机械特性的单位层结构来考虑晶片翘曲模拟中的图案密度。 层结构被分成多个区域（S1）。 计算预定材料的构成比率，其中预定材料用于形成层结构（S2）的每个区域。 根据预定材料的构成比率和特征值获得每个区域的等同特征值（S3）。 根据层结构的等效特征值评估晶片的翘曲（S4）。

公开(公告)号：KR102160100B1

公开(公告)日：2020-09-25

申请号：KR1020140063746

申请日：2014-05-27

Applicant: 삼성전자주식회사

Inventor： 송승현 ,  손낙진 ,  이광석 ,  정창욱 ,  권의희 ,  김동원 ,  박영관 ,  이근호

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/265

公开(公告)号：KR1020060097306A

公开(公告)日：2006-09-14

申请号：KR1020050018426

申请日：2005-03-05

Applicant: 삼성전자주식회사

Inventor： 김정태 ,  문광진 ,  이호기 ,  김성태 ,  최길현 ,  이상우 ,  권의희

IPC: H01L27/108

CPC classification number: H01L28/75 ,  H01L21/28556 ,  H01L27/10855 ,  H01L28/91

Abstract: 커패시터의 하부 전극으로 사용되는 TiN막의 배리어 특성을 강화시키기 위하여 무기물 Ti 소스로 부터 얻어지는 제1 TiN막과, 유기물 Ti 소스로 부터 얻어지는 제2 TiN막의 적층 구조로 이루어지는 도전층으로 하부 전극을 구성하는 반도체 미모리 소자의 커패시터 제조 방법에 관하여 개시한다. 본 발명에 따른 커패시터 제조 방법에서는 도전 영역을 가지는 반도체 기판상에 상기 도전 영역을 노출시키는 홀이 형성된 몰드 산화막 패턴을 형성한다. 무기물 Ti 소스로 부터 얻어지는 제1 TiN막과, 유기물 Ti 소스로 부터 얻어지는 제2 TiN막의 적층 구조로 이루어지는 하부 전극 형성용 도전층을 상기 홀 내에서 상기 도전 영역과 상기 몰드 산화막 패턴의 측벽 위에 형성한다. 상기 몰드 산화막 패턴을 제거하여 상기 하부 전극 형성용 도전층의 측벽을 노출시킨다.
하부 전극, TiN, 유기 화합물 소스, MOCVD, 다중막