公开(公告)号：KR1020090112452A

公开(公告)日：2009-10-28

申请号：KR1020080038357

申请日：2008-04-24

Applicant: 삼성전자주식회사

Inventor： 임태완 ,  박찬광 ,  문재환 ,  김도형 ,  하재규

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28273 ,  H01L21/0226 ,  H01L21/28141 ,  H01L21/3213 ,  H01L21/76224

Abstract: PURPOSE: A formation method of a non-volatile memory device is provided to secure the uniform distance between the active areas and the control gate by decreasing the interference between the adjacent floating gates of the volatile memory device. CONSTITUTION: A formation method of a non-volatile memory device is as follows. An active areas defined by an element isolation layer(120) on a substrate(100) are formed. The first gate patterns(110) are formed on the active areas. The first insulating layers are formed by oxidizing the edges of first gate patterns. The second insulating layers are formed on the element isolation layer and the first gate patterns in conformal. The gap-fill dielectric layer is formed on the second insulating layers. The recess region is formed in the element isolation layer by etching the gap-fill dielectric layer, the second insulating layer and the first insulating layers.

Abstract translation: 目的：提供一种非易失性存储器件的形成方法，以通过减小易失性存储器件的相邻浮动栅极之间的干扰来确保有源区域和控制栅极之间的均匀距离。 构成：非易失性存储器件的形成方法如下。 形成由衬底（100）上的元件隔离层（120）限定的有源区域。 第一栅极图案（110）形成在有源区域上。 第一绝缘层通过氧化第一栅极图案的边缘而形成。 第二绝缘层形成在元件隔离层上，第一栅极图案以共形形式形成。 间隙填充介电层形成在第二绝缘层上。 通过蚀刻间隙填充介电层，第二绝缘层和第一绝缘层，在元件隔离层中形成凹部。

公开(公告)号：KR1020080038962A

公开(公告)日：2008-05-07

申请号：KR1020060106547

申请日：2006-10-31

Applicant: 삼성전자주식회사

Inventor： 하재규 ,  황재성 ,  권성운 ,  서준 ,  조성일 ,  박상준 ,  장대현 ,  강은영 ,  김현철 ,  채정훈

IPC: H01L21/027

CPC classification number: H01L21/0334 ,  H01L21/3083 ,  H01L21/32105 ,  H01L21/32139

Abstract: A method for forming a fine pattern is easily adjust the width of a fine pattern by using as an etch mask first and third patterns or second patterns in patterning a substrate. A first pattern(18) having a first opening exposing the surface part of a substrate(10) is formed. Second oxidized patterns are formed on the lateral surfaces of the first pattern confining the first opening. A third pattern(32) is formed between the second patterns. The second patterns or the first and third patterns are selectively removed to form a second opening(34). The second and third patterns can be simultaneously formed. The surface part of the substrate is patterned by using an etch mask as the first and third patterns or the second patterns.

Abstract translation: 用于形成精细图案的方法通过在图案化衬底中使用作为蚀刻掩模的第一和第三图案或第二图案来容易地调节精细图案的宽度。 形成具有露出衬底（10）的表面部分的第一开口的第一图案（18）。 在限制第一开口的第一图案的侧表面上形成第二氧化图案。 在第二图案之间形成第三图案（32）。 选择性地移除第二图案或第一和第三图案以形成第二开口（34）。 第二和第三图案可以同时形成。 通过使用蚀刻掩模作为第一和第三图案或第二图案，将基板的表面部分图案化。

公开(公告)号：KR1020070000063A

公开(公告)日：2007-01-02

申请号：KR1020050055500

申请日：2005-06-27

Applicant: 삼성전자주식회사

Inventor： 고현국 ,  박인선 ,  길정환 ,  구본옥 ,  하재규 ,  손장호

IPC: H01L21/02

Abstract: A vacuum system of a semiconductor substrate processing apparatus and a monitoring method thereof are provided to prevent a pumped material from flowing reversely into a process chamber by blocking automatically an opening/closing valve in an abnormal vacuum pump state using a control unit. A vacuum system of a semiconductor substrate processing apparatus includes a vacuum pump(120) for controlling the degree of vacuum in a process chamber, opening/closing valves(116,118,124) for opening/closing vacuum lines connected to the process chamber and the vacuum pump, a current detecting unit(130) for detecting a driving current capable of operating the vacuum pump, and a control unit. The control unit(140) controls the opening/closing valves in order to prevent the backflow in the vacuum lines.

Abstract translation: 提供半导体基板处理装置的真空系统及其监视方法，以防止泵送材料通过使用控制单元在异常真空泵状态下自动阻塞打开/关闭阀而反向流入处理室。 半导体基板处理装置的真空系统包括用于控制处理室中的真空度的真空泵（120），用于打开/关闭连接到处理室和真空泵的真空管线的打开/关闭阀（116,118,124） 用于检测能够操作真空泵的驱动电流的电流检测单元（130）和控制单元。 控制单元（140）控制打开/关闭阀，以防止真空管线中的回流。

公开(公告)号：KR1020030025680A

公开(公告)日：2003-03-29

申请号：KR1020010058844

申请日：2001-09-22

Applicant: 삼성전자주식회사

Inventor： 전동수 ,  김명수 ,  김용삼 ,  하재규

IPC: F02D9/10

CPC classification number: F02D9/1065 ,  F02D9/1005

Abstract: PURPOSE: A throttle valve opening and closing apparatus is provided to prevent a rotating shaft from being slid on a clamp by inserting an angular member of the rotating shaft into an angular hole of the clamp. CONSTITUTION: A throttle valve opening/closing apparatus includes a pair of gears(104a,104b) and a step motor(106) for supplying rotational force to the gears(104a,104b). Two rotating shafts(102a,102b), which is connected to two throttles(100a,100b), are connected to each other by means of the gears(104a,104b). A first throttle(100a) is connected to a first rotating shaft(102a) and a second throttle(100b) is connected to the second rotating shaft(102b). The step motor(106) is connected to one side of the first rotating shaft(102a). A driven pulley is connected to one side of the first rotating shaft(102a) and a driving pulley is connected to the rotating shaft of the step motor(106).

Abstract translation: 目的：提供一种节流阀打开和关闭装置，以通过将旋转轴的角部件插入夹具的角孔来防止旋转轴在夹具上滑动。 构成：节气门开闭装置包括一对齿轮（104a，104b）和用于向齿轮（104a，104b）提供旋转力的步进马达（106）。 连接到两个节流器（100a，100b）的两个旋转轴（102a，102b）通过齿轮（104a，104b）相互连接。 第一节气门（100a）连接到第一旋转轴（102a），第二节流阀（100b）连接到第二旋转轴（102b）。 步进马达（106）连接到第一旋转轴（102a）的一侧。 从动皮带轮连接到第一旋转轴（102a）的一侧，并且驱动滑轮连接到步进电动机（106）的旋转轴。

公开(公告)号：KR100771891B1

公开(公告)日：2007-11-01

申请号：KR1020060111225

申请日：2006-11-10

Applicant: 삼성전자주식회사

Inventor： 박상준 ,  권용현 ,  서준 ,  조성일 ,  강창진 ,  하재규

IPC: H01L21/027

CPC classification number: H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/76897 ,  G03F7/70466 ,  H01L21/32139 ,  H01L21/76802

Abstract: A method of forming fine patterns in a semiconductor device is provided to form contact patterns in good CD(Critical Dimension) uniformity by using a double patterning process, and to determine freely a shape and a position of first hard mask patterns, second hard mask patterns and mask patterns. Plural first hard mask patterns(130) are formed on a layer to be etched on a semiconductor substrate(100), and extend in a first direction. Each of second hard mask patterns(150a) is formed between adjacent first hard mask patterns, and is spaced apart from the hard mask pattern by a buffer layer(140). Plural mask patterns(160) extend over the first and second hard mask patterns in a second direction. An exposed buffer layer is etched to form a hole exposing the layer to be etched, and then the exposed layer is etched to form plural contact holes on the layer.

Abstract translation: 提供了一种在半导体器件中形成精细图案的方法，以通过使用双重图案化工艺形成良好的CD（临界尺寸）均匀性的接触图案，并且自由地确定第一硬掩模图案的形状和位置，第二硬掩模图案 和掩模图案。 多个第一硬掩模图案（130）形成在半导体衬底（100）上待蚀刻的层上，并沿第一方向延伸。 第二硬掩模图案（150a）中的每一个形成在相邻的第一硬掩模图案之间，并且通过缓冲层（140）与硬掩模图案间隔开。 多个掩模图案（160）在第二方向上在第一和第二硬掩模图案上延伸。 蚀刻暴露的缓冲层以形成暴露待蚀刻层的孔，然后蚀刻暴露层以在该层上形成多个接触孔。

公开(公告)号：KR1020060031096A

公开(公告)日：2006-04-12

申请号：KR1020040079985

申请日：2004-10-07

Applicant: 삼성전자주식회사

Inventor： 하재규

IPC: H01L21/205 ,  H01L21/68

CPC classification number: C23C16/4409 ,  H01L21/6719 ,  H01L21/67196

Abstract: 가스의 누출 및 외부 오염물의 유입을 효과적으로 방지할 수 있는 반도체 기판 가공 장치는, 제1 유출구가 형성된 프로세스 챔버와, 제1 유출구보다 큰 제2 유출구를 가지며 프로세스 챔버에 결합되는 트랜스퍼 모듈과, 제2 유출구에 대응된 형상을 가지며 제2 유출구의 내측면에 고정되어 프로세스 챔버와 트랜스퍼 모듈 간을 밀폐하는 제1 실링 부재와, 제2 유출구로부터 제1 유출구로 연장되도록 제1 실링 부재의 내측면에 배치되어 프로세스 챔버와 트랜스퍼 모듈 간의 밀폐를 보조하는 제2 실링 부재를 포함한다. 이 경우, 제2 실링 부재의 일단부는 제1 실링 부재의 내측면에 밀착되고, 타단부는 제1 유출구의 내측면에 밀착되어 프로세스 챔버와 트랜스퍼 모듈 간의 갭을 커버한다. 프로세스 챔버와 트랜스퍼 모듈 간의 갭을 커버함으로써, 프로세스 챔버 또는 트랜스퍼 모듈 내부의 가스가 외부로 누출되거나 외부의 불순물이 유입되는 것을 효과적으로 방지할 수 있다.

公开(公告)号：KR1020090013905A

公开(公告)日：2009-02-06

申请号：KR1020070078044

申请日：2007-08-03

Applicant: 삼성전자주식회사

Inventor： 신상욱 ,  정병홍 ,  남정림 ,  박현 ,  강동조 ,  하재규 ,  장현석 ,  최호욱 ,  권태욱

IPC: H01L21/8242 ,  H01L27/108

Abstract: A method of manufacturing a semiconductor device is provided to suppress an undercut problem of the unit cell by forming the tungsten silicon film through physical vapor deposition process and improving a morphology of the tungsten silicon film. In a method of manufacturing a semiconductor device, a preliminary tunnel insulating film and the first conductive layer pattern are formed on the substrate(100). A dielectric layer and the second conductive film are successively formed on the first conductive layer pattern according to the surface profile of the first conductive layer pattern. The tungsten silicon film is formed on the second conductive film by the physical vapor deposition process. A control gate(126) includes a tungsten silicon film pattern(122) and a second conductive layer pattern(124), and a unit cell(134) includes the dielectric layer pattern(128), and the floating gate(130) and the preliminary insulating film(132) are formed by etching the tungsten silicon film, second conductive film, dielectric layer, first conductive layer pattern and preliminary tunnel insulating film.

Abstract translation: 提供一种制造半导体器件的方法，通过物理气相沉积工艺形成钨硅膜并改善钨硅膜的形态来抑制晶胞的底切问题。 在制造半导体器件的方法中，在衬底（100）上形成初步隧道绝缘膜和第一导电层图案。 根据第一导电层图案的表面轮廓，在第一导电层图案上依次形成电介质层和第二导电膜。 通过物理气相沉积工艺在第二导电膜上形成钨硅膜。 控制栅极（126）包括钨硅膜图案（122）和第二导电层图案（124），并且单元电池（134）包括电介质层图案（128）和浮动栅极（130）和 通过蚀刻钨硅膜，第二导电膜，电介质层，第一导电层图案和初步隧道绝缘膜来形成初步绝缘膜（132）。

公开(公告)号：KR1020080064033A

公开(公告)日：2008-07-08

申请号：KR1020070000742

申请日：2007-01-03

Applicant: 삼성전자주식회사

Inventor： 조우진 ,  하재규 ,  이용우 ,  황재성 ,  채민철

IPC: H01L21/8244 ,  H01L27/11

Abstract: A method for manufacturing a semiconductor device is provided to prevent pitting of an active region when patterning a poly silicon layer using a hard mask pattern. A method for manufacturing a semiconductor device includes: forming a conductive layer and a passivation layer(150) on a semiconductor substrate on which a plurality of active regions are defined by a device isolation region(110); forming a hard mask layer on the passivation layer; etching a partial region of the hard mask layer by using the passivation layer as an etch stop point to form a hard mask pattern; and patterning the passivation layer and the conductive layer using the hard mask pattern.

Abstract translation: 提供了一种用于制造半导体器件的方法，以在使用硬掩模图案来图案化多晶硅层时防止有源区的点蚀。 一种制造半导体器件的方法包括：在半导体衬底上形成导电层和钝化层（150），多个有源区域由器件隔离区域（110）限定在其上; 在钝化层上形成硬掩模层; 通过使用钝化层作为蚀刻停止点蚀刻硬掩模层的部分区域以形成硬掩模图案; 以及使用硬掩模图案来图案化钝化层和导电层。

公开(公告)号：KR100536042B1

公开(公告)日：2005-12-12

申请号：KR1020040043053

申请日：2004-06-11

Applicant: 삼성전자주식회사

Inventor： 하재규 ,  박종철

IPC: H01L21/336

Abstract: 리세스 채널 트랜지스터에 포함되는 게이트 전극 형성 방법이 개시되어 있다. 먼저 기판 상에 필드 영역 및 상기 필드 영역에 비해 상부면이 낮게 위치하는 액티브 영역들을 형성한다. 상기 필드 영역에 비해 액티브 영역 상에 더 두껍게 산화물질을 증착시켜 상부면이 평탄한 하드 마스크막을 형성한다. 상기 하드 마스크막을 식각하여 게이트 트렌치용 하드 마스크 패턴을 형성한다. 상기 게이트 트렌치용 하드 마스크 패턴을 이용하여 기판을 식각하여 게이트 트렌치를 형성한다. 이어서, 상기 게이트 트렌치 내부 및 반도체 기판 상에 게이트 전극을 형성한다. 상기 하드 마스크막의 상부면이 평탄하게 형성됨에 따라 게이트 트렌치의 낫오픈 불량이 감소된다.

公开(公告)号：KR100530496B1

公开(公告)日：2005-11-22

申请号：KR1020040026961

申请日：2004-04-20

Applicant: 삼성전자주식회사

Inventor： 하재규 ,  박종철

IPC: H01L21/336

CPC classification number: H01L27/10817 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10876

Abstract: 채널 누설이 감소되는 반도체 장치, 리세스 게이트 전극 형성 및 이를 포함하는 반도체 장치의 제조 방법에서, 반도체 기판은 필드 산화막과 액티브 영역을 포함하고, 상기 액티브 영역 내에는, 상기 액티브 영역과 필드 산화막의 경계 부위가 내벽에 부분적으로 노출되고 상기 경계 부위에는 선택적으로 상부의 개구 부위가 바닥부에 비해 상대적으로 넓은 게이트 트렌치가 형성되어 있다. 상기 소자 분리 트렌치의 표면상에는 부분적으로 리세스된 라이너막 패턴이 구비된다. 게이트 전극은 상기 게이트 트렌치 내부를 채우도록 형성되어 있고, 상기 게이트 전극 양측의 액티브 영역에는 소오스/드레인 영역이 형성되어 있다. 상기 반도체 장치는 소자 분리 트렌치 및 게이트 트렌치 사이에 실리콘 펜스가 감소되어 채널 누설이 억제된다.