公开(公告)号：KR100510480B1

公开(公告)日：2005-08-26

申请号：KR1019990006292

申请日：1999-02-25

Applicant: 삼성전자주식회사

Inventor： 박충선 ,  손태식 ,  김점규

IPC: G11C11/407

Abstract: 번-인 모드 데이터 기입 회로가 개시된다. 본 발명은 번-인 모드(burn-in mode)시 메모리 셀들에 소정의 전압 레벨의 데이터를 기입하는 번-인 모드 데이터 기입 회로를 갖는 반도체 메모리 장치에 있어서, 상기 번-인 모드 데이터 기입 회로는 번-인 모드를 지시하는 번-인 인에이블 신호 및 번-인 모드시 기입하고자하는 메모리 셀들을 지정하는 어드레스들에 응답하여 선택적으로 내부전원전압 레벨 또는 접지전압 레벨의 번-인 모드 기입 데이터를 발생하는 번-인 모드 기입 데이터 발생기와, 노멀 동작시 비트라인전압으로 비트라인 및 상보 비트라인을 프리차아징하고, 번-인 모드시 번-인 모드 기입 데이터로 비트라인 및 상보 비트라인을 프리차아징하는 등화기와, 번-인 모드시 번-인 인에이블 신호에 활성화되는 번-인 신호에 의하여 번-인 모드 기입 데이터를, 노멀 동작시 비트라인전압을 등화 기로 전달하는 스위칭부를 구비하며, 등화기는 번-인 모드시 비트라인 및 상보 비트라인의 번-인 모드 기입 데이터를 메모리 셀들로 기입하도록 한다.

公开(公告)号：KR100470997B1

公开(公告)日：2005-03-10

申请号：KR1020020054429

申请日：2002-09-10

Applicant: 삼성전자주식회사

Inventor： 강상석 ,  최종현 ,  정용환 ,  박충선 ,  김형동

IPC: G11C5/14

CPC classification number: G11C5/145 ,  G11C5/146 ,  G11C29/006 ,  G11C29/02 ,  G11C29/021 ,  G11C29/12005 ,  G11C29/1201

Abstract: 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기 제어방법 및 전압 발생기의 동작제어를 위한 제어회로를 갖는 반도체 메모리 장치가 개시된다. 노말 전원전압보다 높거나 낮은 레벨의 전압을 발생하기 위한 전압 발생기를 적어도 하나이상 구비한 반도체 메모리 장치에서 특정 동작모드 동안에 상기 전압 발생기를 제어하기 위한 방법은, 상기 특정 동작모드의 진입을 알리는 신호에 응답하여 상기 전압 발생기(들)의 동작을 차단하고, 상기 특정 동작모드에서 필요한 전압을 상기 장치의 외부에서 전압 패드를 통해 인가하는 것을 특징으로 한다.

公开(公告)号：KR1020030084549A

公开(公告)日：2003-11-01

申请号：KR1020020054429

申请日：2002-09-10

Applicant: 삼성전자주식회사

Inventor： 강상석 ,  최종현 ,  정용환 ,  박충선 ,  김형동

IPC: G11C5/14

CPC classification number: G11C5/145 ,  G11C5/146 ,  G11C29/006 ,  G11C29/02 ,  G11C29/021 ,  G11C29/12005 ,  G11C29/1201

Abstract: PURPOSE: A method for controlling a voltage generator appropriate to be used in a wafer burn-in test and a semiconductor memory device having a control circuit for operation control of the voltage generator are provided, which maintain an increase rate of a high voltage constantly even when a high external power supply voltage is applied during the burn-in test. CONSTITUTION: According to the method for controlling a high voltage generator during a specific operation mode in a semiconductor memory device comprising at least more than one high voltage generator(100) to generate a high voltage(VPP) higher than a normal power supply voltage, the operation of the above high voltage generators are blocked in response to a signal informing the entrance of the above specific operation mode, and a high voltage required in the above specific operation mode is applied through a pad from the external of the above device. The above specific operation mode is an operation mode for the wafer burn-in test.

Abstract translation: 目的：提供一种用于控制适用于晶片老化测试的电压发生器的方法和具有用于电压发生器的操作控制的控制电路的半导体存储器件，其保持恒定的高电压增加率 当在老化测试期间施加高的外部电源电压时。 构成：根据用于在包括至少多于一个的高压发生器（100）的半导体存储器件中的特定操作模式期间控制高电压发生器的方法以产生高于正常电源电压的高电压（VPP） 上述高电压发生器的操作响应于通知上述特定操作模式的入口的信号被阻止，并且上述特定操作模式中所需的高电压通过来自上述装置的外部的焊盘施加。 上述具体操作模式是晶片老化测试的操作模式。

公开(公告)号：KR1020020006363A

公开(公告)日：2002-01-19

申请号：KR1020000039990

申请日：2000-07-12

Applicant: 삼성전자주식회사

Inventor： 이형용 ,  전석배 ,  박충선 ,  소병환

IPC: G11C29/00

Abstract: PURPOSE: A data input/output circuit of a high speed semiconductor memory device having an output pipeline structure for a burn-in test is provided, which can apply continuous burn-in stress by one column signal by connecting each output pipeline selectively during a burn-in test. CONSTITUTION: The first output pipeline(RP0) comprises the first latch part(LAT0) and transmission gates(TG30,TG30N), and the first latch part comprises eight latches(L0-L7). Also, the second output pipeline(RP1) comprises the second latch part(LAT1) and transmission gates(TG31,TG31N). A transmission gate(TG30) inputs a test mode signal(PCON) and an inverted test mode signal(/PCON) as a transmission control signal and is turned on during a test mode. That is, the transmission gate receives an output of a latch(L7) as an input and transfers inputted data to an input(IN1) of the second latch part in response to the test mode signal and the inverted test mode signal. A transmission gate(TG30N) is turned on when the test mode signal is not enabled and transfers the output of the latch(L7) of the first latch part to a DQ terminal.

Abstract translation: 目的：提供具有用于老化测试的输出管线结构的高速半导体存储器件的数据输入/输出电路，其可以通过在烧录期间选择性地连接每个输出管线而通过一列信号施加连续老化应力 在测试 构成：第一输出管道（RP0）包括第一锁存部分（LAT0）和传输门（TG30，TG30N），第一锁存部分包括八个锁存器（L0-L7）。 此外，第二输出流水线（RP1）包括第二锁存部分（LAT1）和传输门（TG31，TG31N）。 传输门（TG30）输入测试模式信号（PCON）和反相测试模式信号（/ PCON）作为传输控制信号，并在测试模式下导通。 也就是说，传输门接收锁存器（L7）的输出作为输入，并且响应于测试模式信号和反相测试模式信号将输入的数据传送到第二锁存器部分的输入端（IN1）。 当测试模式信号未使能时，传输门（TG30N）导通，并将第一锁存器部分的锁存器（L7）的输出传送到DQ端子。

公开(公告)号：KR1020000056716A

公开(公告)日：2000-09-15

申请号：KR1019990006292

申请日：1999-02-25

Applicant: 삼성전자주식회사

Inventor： 박충선 ,  손태식 ,  김점규

IPC: G11C11/407

CPC classification number: G11C29/1201 ,  G11C7/1096 ,  G11C7/12 ,  G11C29/50

Abstract: PURPOSE: A circuit for writing burn-in mode data is provided to not increase a chip size and not use a power driver of an external test device by generating a write data when performing a burn-in mode and writing the burn-in mode data. CONSTITUTION: A burn-in mode data write circuit(10) writes a burn-in data with a certain voltage level in memory cells(MC0,MC1) when performing a burn-in mode. The burn-in mode data write circuit(10) precharges a bit line(BL) and a complementary bit line(/BL) of memory cells(MC0,MC1) of a semiconductor memory device(1) when performing a normal mode as a bit line voltage(VBL). The burn-in mode data write circuit(10) precharges the bit line(BL) and the complementary bit line(/BL) as a burn-in write data(BIWD) with a certain voltage level and writes the burn-in write data(BIWD) in memory cells(MC0,MC1) when performing the burn-in mode.

Abstract translation: 目的：提供用于写入老化模式数据的电路，以便在执行老化模式和写入老化模式数据时，通过产生写入数据来增加芯片尺寸，而不使用外部测试装置的电源驱动器 。 构成：在进行老化模式时，老化模式数据写入电路（10）将具有一定电压电平的老化数据写入存储单元（MC0，MC1）。 当执行正常模式时，老化模式数据写入电路（10）预先充电半导体存储器件（1）的存储单元（MC0，MC1）的位线（BL）和互补位线（/ BL）作为 位线电压（VBL）。 老化模式数据写入电路（10）将位线（BL）和互补位线（/ BL）预充电作为具有一定电压电平的老化写入数据（BIWD），并写入老化写入数据 （MC0，MC1）中的（BIWD）执行老化模式。

公开(公告)号：KR100652363B1

公开(公告)日：2006-11-30

申请号：KR1020000057120

申请日：2000-09-28

Applicant: 삼성전자주식회사

Inventor： 이형용 ,  박충선

IPC: G11C29/00

Abstract: 데이타의 입출력경로상의 오류영역을 검출할 수 있는 데이타경로검증회로 및 검증방법이 개시된다. 상기 데이타경로검증방법에 따라 동작하는 데이타경로검증회로는, 짝수데이타처리부와 홀수데이타처리부를 구비한다. 상기 짝수데이타처리부는, 입력데이타, 짝수데이타의 진행경로를 시험하기 위한 제어신호들, 홀수데이타의 진행경로를 시험하기 위하여 상기 홀수데이타처리부에서 발생하는 경로시험신호들 및 데이타를 수신하는데 사용하는 클락들을 수신하여, 정상모드에서는 상기 입력데이타 중 짝수데이타를 그리고 홀수데이타 시험모드에서는 상기 경로시험신호들의 데이타를 각각 복수 개의 병렬데이타로 출력하며, 짝수데이타 시험모드에서는 상기 짝수데이타 시험모드에서 사용되는 클락신호와 경로시험신호들을 발생시킨다. 상기 홀수데이타처리부는, 입력데이타, 홀수데이타의 진행경로를 시험하기 위한 제어신호들, 짝수데이타의 진행경로를 시험하기 위하여 상기 짝수데이타처리부에서 발생하는 경로시험신호들 및 데이타를 수신하는데 사용하는 클락들을 수신하여, 정상모드에서는 상기 입력데이타의 홀수데이타를 그리고 짝수데이타 시험모드에서는 상기 경로시험신호들의 데이타를 각각 복수 개의 병렬데이타로 출력하며, 홀수데이타 시험모드에서는 상기 홀수데이타 시험모드에서 사용되는 클락신호와 경로시험신호들을 발생시킨다.

公开(公告)号：KR100343143B1

公开(公告)日：2002-07-05

申请号：KR1020000044578

申请日：2000-08-01

Applicant: 삼성전자주식회사

Inventor： 이형용 ,  전석배 ,  박충선

IPC: G11C29/00

Abstract: 비트 라인 불량 검출을 위한 센스 앰프 제어 회로를 구비하는 반도체 메모리 장치 및 그의 제어 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치는, 다수의 워드 라인들과, 다수의 비트 라인들에 연결된 메모리 셀들을 구비하는 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 신호 지연부, 센스 앰프 제어 신호 발생부, 다수의 제1센스 앰프들 및 다수의 제2센스 앰프들을 구비한다. 로우 어드레스 스트로브 신호 지연부는, 로우 어드레스 스트로브 신호를 소정 시간 지연시키고, 지연된 신호를 출력한다. 센스 앰프 제어 신호 발생부는, 지연된 로우 어드레스 스트로브 신호와 소정의 테스트 모드 제어 신호에 응답하여 생성되고, 반도체 메모리 장치의 동작 모드에 따라서 서로 같은 시점 또는 다른 시점에 인에이블되는 제1 및 제2센스 앰프 제어 신호를 생성한다. 제1센스 앰프들은 제1센스 앰프 제어 신호에 응답하여 비트 라인들 중 2N-1(여기에서, N은 1 이상의 자연수)번째 비트라인 쌍들의 전위를 감지 증폭한다. 제2센스 앰프들은 제2센스 앰프 제어 신호에 응답하여 비트 라인들 중 2N번째 비트 라인 쌍들의 전위를 감지 증폭한다.
본 발명에 따르면, 비트 라인과 인접한 비트 라인 간의 센싱 시점을 서로 다르게 함으로써, 비트 라인 브리지 불량을 보다 정확하게 검출할 수 있을 뿐만 아니라 불량 검출 확률을 높일 수 있다.

公开(公告)号：KR1020020011213A

公开(公告)日：2002-02-08

申请号：KR1020000044578

申请日：2000-08-01

Applicant: 삼성전자주식회사

Inventor： 이형용 ,  전석배 ,  박충선

IPC: G11C29/00

CPC classification number: G11C29/02

Abstract: PURPOSE: A semiconductor memory device with a sense amp control circuit for detecting bit line failure and a control method therefor are provided to effectively detect a failure in a bit line bridge by differently setting sensing time at bit lines. CONSTITUTION: A RAS(row address strobe signal) delay(300) delays a row address strobe signal(/RAS) by a predetermined time and outputs a delayed RAS signal(D_RAS). A sense amp control signal generator(310) generates first and second sense amp control signals which are generated in response to the delayed RAS signal(D_RAS) and a predetermined test mode control signal and are enabled in same timing or different timings in accordance with the operational modes of the semiconductor memory device. First sense amps(320) sense and amplify the potential of (2N-1)th bit line pairs in response to the first sense amp control signal. Second sense amps(330) sense and amplify the potential of 2N-th bit line pairs in response to the second sense amp control signal.

Abstract translation: 目的：提供一种具有用于检测位线故障的检测放大器控制电路及其控制方法的半导体存储器件，以通过不同地设置位线处的感测时间来有效地检测位线桥中的故障。 构成：RAS（行地址选通信号）延迟（300）将行地址选通信号（RAS）延迟预定时间并输出延迟的RAS信号（D_RAS）。 感测放大器控制信号发生器（310）产生响应于延迟的RAS信号（D_RAS）产生的第一和第二读出放大器控制信号和预定的测试模式控制信号，并且在相同定时或不同的定时根据 半导体存储器件的工作模式。 响应于第一感测放大器控制信号，第一感测放大器（320）感测并放大（2N-1）位线对的电位。 响应于第二感测放大器控制信号，第二感测放大器（330）感测并放大第2N位线对的电位。

公开(公告)号：KR100301061B1

公开(公告)日：2001-11-01

申请号：KR1019990030030

申请日：1999-07-23

Applicant: 삼성전자주식회사

Inventor： 박충선 ,  오효진

IPC: H01L23/34

CPC classification number: H01L2224/11

Abstract: 외부로부터반도체소자내부로습기가침투하여반도체소자의특성을열화시키는문제를개선할수 있는씨. 에스. 피(CSP)용칩(Chip) 및그 제조방법에관해개시한다. 이를위해본 발명은반도체기판과, 상기반도체기판에집적회로가형성되는회로패턴형성부와, 상기회로패턴형성부를낱개로분리시키고패키징의소잉공정(sawing process)에서다이아몬드톱날(diamond blade)이지나가는통로가되는스크라이브라인영역(Area for Scribe line)과, 상기회로패턴형성부와상기스크라이브라인영역사이에형성된습기침투방지용트랜치(trench)를구비하는것을특징으로하는반도체칩, 특히씨. 에스. 피(CSP)용반도체칩 및그 제조방법을제공한다.

公开(公告)号：KR1019990051377A

公开(公告)日：1999-07-05

申请号：KR1019970070694

申请日：1997-12-19

Applicant: 삼성전자주식회사

Inventor： 박충선 ,  김상철 ,  김점규 ,  이전형

IPC: G11C29/00

Abstract: 본 발명은 결함 구제 확인 회로를 갖는 반도체 메모리 장치에 관한 것으로서, 각각 하나의 결함 구제 셀을 포함하고 상기 결함 구제 셀들을 구동하는 결함 구제 인에이블 신호와 상기 결함 구제 셀들을 지정하는 어드레스 신호들을 입력하는 다수개의 결함 구제 회로들 및 상기 결함 구제 인에이블 신호와 상기 어드레스 신호들을 입력하고 상기 결함 구제 셀들 중 하나가 기 사용되고 있을 경우에 출력 신호가 액티브되는 결함 구제 확인 회로를 구비함으로써 외부로부터 결함 구제 셀들의 사용 여부를 확인할 수가 있다.