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公开(公告)号：KR1020010010904A
公开(公告)日：2001-02-15
申请号：KR1019990030030
申请日：1999-07-23
Applicant: 삼성전자주식회사
IPC: H01L23/34
CPC classification number: H01L2224/11
Abstract: PURPOSE: A semiconductor chip for a chip scale package and a method for manufacturing the same are to prevent moisture from permeating into the chip scale package by forming a trench between a circuit pattern formation portion and a scribe line region. CONSTITUTION: A device isolation film is formed on a semiconductor substrate(100), and an integrated circuit pattern(110) is formed thereon. The first interlayer insulation film(112) and the second interlayer insulation film(114) are formed on the integrated circuit pattern. After a metallic dielectric layer is deposited on the interlayer insulation films, the metallic dielectric layer is patterned to form a final metallic wiring(116). The second interlayer insulation film is etched using a mask pattern to form a trench(106) for preventing moisture permeation between the circuit pattern formation portion and a scribe line region(104). The substrate is formed with a protective film(118) using a composite film. After the substrate is formed with the first insulation layer(120), the first insulation layer and the protective film are patterned to expose a bond pad of the metallic wiring.
Abstract translation: 目的：用于芯片级封装的半导体芯片及其制造方法是通过在电路图案形成部分和划线区域之间形成沟槽来防止水分渗透到芯片尺寸封装中。 构成：在半导体衬底（100）上形成器件隔离膜，并在其上形成集成电路图案（110）。 第一层间绝缘膜（112）和第二层间绝缘膜（114）形成在集成电路图案上。 在金属介电层沉积在层间绝缘膜上之后，对金属介电层进行构图以形成最终的金属布线（116）。 使用掩模图案蚀刻第二层间绝缘膜，以形成用于防止电路图案形成部分和划线区域（104）之间的水分渗透的沟槽（106）。 基板使用复合膜形成有保护膜（118）。 在用第一绝缘层（120）形成衬底之后，将第一绝缘层和保护膜图案化以暴露金属布线的焊盘。
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公开(公告)号：KR1020010002118A
公开(公告)日：2001-01-05
申请号：KR1019990021755
申请日：1999-06-11
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: PURPOSE: A mode distinguishing circuit within a semiconductor memory device is provided to confirm a currently set mode via a pin of the semiconductor memory device. CONSTITUTION: A mode distinguishing circuit within a semiconductor memory device includes a control signal generator(100) and a mode distinguishing signal generator(102). The control signal generator(100) generates a first control signal(C1) according to an output control signal(MD_CTRL). Also, the control signal generator(100) shifts the first control signal(C1) according to a system clock signal(SCLK) so that a second through a fifth control signals(C2-C5) are generated. The first through fifth control signals(C1-C5) and the first through a fifth mode signals(MD1-MD5) are inputted to the mode distinguishing signal generator(102). The mode distinguishing signal generator(102) controls output operation for the first through fifth mode signals(MD1-MD5) according to the first through fifth control signals(C1-C5).
Abstract translation: 目的：提供半导体存储器件内的模式识别电路，以通过半导体存储器件的引脚来确认当前设置的模式。 构成：半导体存储器件内的模式识别电路包括控制信号发生器（100）和模式识别信号发生器（102）。 控制信号发生器（100）根据输出控制信号（MD_CTRL）产生第一控制信号（C1）。 此外，控制信号发生器（100）根据系统时钟信号（SCLK）移位第一控制信号（C1），从而产生第二至第五控制信号（C2-C5）。 第一至第五控制信号（C1-C5）和第一至第五模式信号（MD1-MD5）被输入到模式识别信号发生器（102）。 模式识别信号发生器（102）根据第一至第五控制信号（C1-C5）控制第一至第五模式信号（MD1-MD5）的输出操作。
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公开(公告)号：KR100536598B1
公开(公告)日：2005-12-14
申请号：KR1020030024813
申请日：2003-04-18
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: 본 발명은, 외부로부터 제공되는 클럭신호에 응답하여 내부의 동작들을 수행하는 반도체메모리장치에 관한 것으로서, 상기 클럭신호에 동기하여 외부로부터 제공되는 커맨드를 상기 반도체장치의 내부로 제공하는 버퍼; 상기 클럭신호의 싸이클주기에 근거한 지연시간을 설정하는 다수개의 레이턴시 신호들을 발생하는 제1수단; 그리고 상기 레이턴시 신호들에 응답하여 상기 커맨드의 활성화 시점을 선택하는 제2수단을 포함한다.
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公开(公告)号：KR1020040090842A
公开(公告)日：2004-10-27
申请号：KR1020030024813
申请日：2003-04-18
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: PURPOSE: A semiconductor memory device selecting a clock enabling time is provided to perform a stable command and to assure a setup time and a hold time of a command signal stably under a high speed operation environment. CONSTITUTION: The semiconductor memory device comprises a delay latency generator(41), a CES setup circuit(45) and drivers(43,47). Signals(MS4 - MS6) applied to the delay latency generator are provided by an extended mode register set(EMRS) process. The delay latency generator generates delay latency signals(DL1¯DL3) in response to the EMRS signals. The delay latency signals are applied to the driver(43) and the CES setup circuit. The driver(43) controls a transfer path of a signal(TCS), and the CES setup circuit generates an enable selection information signal(CES) in response to the delay latency signals. The driver(47) generates a signal(TCES) in response to the enable select information signal.
Abstract translation: 目的：提供选择时钟使能时间的半导体存储器件，以执行稳定的命令，并且在高速操作环境下稳定地确保命令信号的建立时间和保持时间。 构成：半导体存储器件包括延迟延迟发生器（41），CES设置电路（45）和驱动器（43,47）。 应用于延迟延迟发生器的信号（MS4-MS6）由扩展模式寄存器集（EMRS）处理提供。 延迟延迟发生器响应于EMRS信号产生延迟等待时间信号（DL1〜DL3）。 延迟等待时间信号被施加到驱动器（43）和CES设置电路。 驱动器（43）控制信号（TCS）的传送路径，并且CES建立电路响应于延迟等待时间信号而产生使能选择信息信号（CES）。 驱动器（47）响应于使能选择信息信号产生信号（TCES）。
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公开(公告)号：KR1019990039587A
公开(公告)日：1999-06-05
申请号：KR1019970059736
申请日：1997-11-13
Applicant: 삼성전자주식회사
Abstract: 테스트 핀 수가 감소된 반도체 메모리 장치 테스트 방법을 기재하고 있다. 모드 레지스터 어드레스 정보를 조합하여, 다수개의 DC 레벨 전압과 연결된 전송 트랜지스터들 중 하나의 전송 트랜지스터를 스위칭함으로써, 다수개의 DC 레벨 테스트 항목을 하나의 테스트 핀을 이용하여 모니터링하거나 DC 전압을 인가한다.
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Patent Agency Ranking
公开(公告)号：KR100462877B1
公开(公告)日：2004-12-17
申请号：KR1020020006235
申请日：2002-02-04
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/785 , G11C29/72 , G11C2029/1208
Abstract: A semiconductor memory device and a failed cell address programming circuit usable therein. The semiconductor memory device as packaged includes a memory cell array having a plurality of memory cells accessed by an internal address, a plurality of redundant memory cells accessed by a failed cell address of a failed memory cell for repairing a failed memory cell, a comparator for comparing data output from the memory cells during testing the semiconductor memory device as packaged and generating a comparative correspondence signal, a mode setting register for storing an externally applied failed cell address programming control signal in response to a mode control signal, an address generating circuit for generating the internal address by buffering and latching an externally applied address, a failed cell address programming circuit for latching the internal address output from the address generating circuit in response to the failed cell address programming control signal when the comparative accordance signal indicates that a failed memory cell is detected and programming the failed cell address which is an address for accessing the failed memory cell; and a failed cell address decoding circuit for generating a redundant selection signal when the internal address output from the address generating circuit and the failed cell address output from the failed cell address programming correspond.
Abstract translation: 半导体存储器件和可用于其中的故障单元地址编程电路。 封装的半导体存储器件包括：存储器单元阵列，具有通过内部地址访问的多个存储器单元;由故障存储器单元的故障单元地址访问的多个冗余存储器单元，用于修复故障存储器单元;比较器 比较在测试封装的半导体存储器件期间从存储器单元输出的数据并产生比较对应信号;模式设置寄存器，用于响应于模式控制信号而存储外部施加的故障单元地址编程控制信号;地址生成电路， 通过缓冲和锁存外部施加的地址来产生内部地址;失败的单元地址编程电路，用于当比较一致信号指示失效的存储器时，响应于失败的单元地址编程控制信号而锁存从地址产生电路输出的内部地址 细胞被检测并编程t 他失败了作为访问失败的存储器单元的地址的单元地址; 以及失败的单元地址解码电路，用于当从地址生成电路输出的内部地址和从失败的单元地址编程输出的失败的单元地址相对应时生成冗余选择信号。
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公开(公告)号：KR1020010001733A
公开(公告)日：2001-01-05
申请号：KR1019990021150
申请日：1999-06-08
Applicant: 삼성전자주식회사
IPC: G01R31/28
Abstract: PURPOSE: An apparatus for testing an IC which has a plurality of power pins is provided to measure the current of power pins by using a current meter. CONSTITUTION: An apparatus for testing an IC which has a plurality of power pins comprises a multitude of terminal(281-283), one or more current meter(231), a voltage source(221), and a current meter connection control portion(261). The terminals(281-283) are connected with an IC. The current meter(231) measures the current. The voltage source(221) generates a predetermined voltage. The current meter connection control portion(261) transfers the predetermined voltage to the terminals(281-283) through the current meter(231) or transfers directly the predetermined voltage to the terminals(281-283).
Abstract translation: 目的：提供一种用于测试具有多个电源引脚的IC的装置，以通过使用电流表来测量电源引脚的电流。 构成：用于测试具有多个电源引脚的IC的装置包括多个端子（281-283），一个或多个电流计（231），电压源（221）和电流表连接控制部分 261）。 端子（281-283）与IC连接。 电流表（231）测量电流。 电压源（221）产生预定电压。 电流表连接控制部（261）通过电流表（231）将预定电压传送到端子（281-283），或者将预定电压直接传送到端子（281-283）。
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公开(公告)号：KR100183871B1
公开(公告)日：1999-04-15
申请号：KR1019960018519
申请日：1996-05-29
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 분리 확장 데이터 출력모드를 갖는 반도체 메모리장치에 관한 것이다. 본 발명은, 하나의 어드레스에 의해 동시에 선택되는 복수의 메모리셀 블락과, 하나의 입출력 핀을 통해 한 페이지 싸이클 동안 연속적으로 입력되는 복수의 입력데이터를 분리클락에 의해 분리하여 서로 다른 데이터버스에 각각 출력하는 데이터 입력버퍼와, 상기 복수의 메모리셀 블락과 상기 데이터 입력버퍼 사이에 개재되고 상기 서로 다른 데이터버스에 전달된 데이터를 상기 복수의 메모리셀 블락의 각 입출력 라인에 각각 전달하는 라이트 드라이버와, 상기 복수의 메모리셀 블락으로부터 각 입출력 라인에 전달된 데이터를 증폭하여 상기 서로 다른 데이터버스에 각각 출력하는 감지증폭기, 및 상기 서로 다른 데이터버스에 전달된 출력데이터를 한 페이지 싸이클 동안 연속적으로 받아서 분리클락에 의해 분리하여 하나의 입출력 핀을 통해 연 속 출력하는 데이터 출력버퍼를 구비하는 것을 특징으로 한다. 따라서 본 발명은 한 tHPC 동안에 복수의 데이터를 하나의 입출력 핀을 통해 쓰거나 읽을 수 있으므로, 데이터의 리드/라이트 성능이 크게 향상된다.
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公开(公告)号：KR1019970076803A
公开(公告)日：1997-12-12
申请号：KR1019960018519
申请日：1996-05-29
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 분리 확장 데이터 출력모드를 갖는 반도체 메모리장치에 관한 것이다. 본 발명은, 하나의 어드레스에 의해 동시에 선택되는 복수의 메모리셀 블럭과, 하나의 입출력 핀을 통해 한 페이지 싸이클 동안 연속적으로 입력되는 복수의 입력데이터를 분리클락에 의해 분리하여 서로 다른 데이터버스에 각각 출력하는 데이터입력버터와, 상기 복수의 메모리셀 블락과 상기 데이터 입력버퍼 사이에 개재되고 상기 서로 다른 데이터버스에 전달된 데이터를 상기 복수의 메모리셀 블락의 각 입출력 라인에 각각 전달하는 라이트 드라이버와, 상기 복수의 메모리셀 블락으로부터 각 입출력 라인에 전달된 데이터를 증폭하여 상기 서로 다른 데이터 버스에 각각 출력하는 감지증폭기, 및 상기 서로 다른 데이터 버스에 전달된 출력데이타를 한 페이지 싸이클 동안 연속적으로 받아서 분리클락에 의해 분리하여 하나의 입출력 핀을 통해 속 출력하는 데이터 출력버퍼를 구비하는 것을 특징으로 한다. 따라서 본 발명은 한 tHPC동안에 복수의 데이터를 하나의 입출력 핀을 통해 쓰거나 읽을 수 있으므로, 데이터의 리드/라이트 성능이 크게 향상된다.
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公开(公告)号：KR1020030075579A
公开(公告)日：2003-09-26
申请号：KR1020020014864
申请日：2002-03-19
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G11C11/4085 , G11C11/406 , G11C11/4091 , G11C11/4094
Abstract: PURPOSE: A semiconductor memory device is provided to stabilize its operation by applying a power supply voltage for array to peripheral circuit blocks generating a signal related to the driving of a memory cell array among peripheral circuits. CONSTITUTION: A memory cell array(10) comprises a plurality of memory cells which are driven by an array power supply voltage(Va) and are connected between a plurality of word lines and a plurality of bit line pairs. A word line disable timing control unit(18) is driven by the array power supply voltage, and generates a word line disable timing control signal controlling disable timing of the plurality of word lines while performing a refresh operation. A word line enable timing control unit(24) is driven by the array power supply voltage, and generates a word line enable timing control signal controlling enable timing of the plurality of word lines. A sense amplifier unit(36) is driven by the array power supply voltage, and amplifies data of the bit line pair by being connected between the plurality of bit line pairs. A sense amplifier enable timing control unit(34) is driven by the array power supply voltage, and generates a sense amplifier timing control signal to enable the sense amplifier unit by inputting the word line enable timing control signal. A write timing control unit(32) is driven by the array power supply voltage, and generates a write timing control signal to control write timing while performing a write operation. And a column enable timing control unit(40) is driven by the array power supply voltage, and controls transmission timing of data to/from the plurality of bit line pairs while performing a write/read operation.
Abstract translation: 目的：提供半导体存储器件以通过将阵列的电源电压施加到产生与外围电路中的存储单元阵列的驱动有关的信号的外围电路块来稳定其操作。 构成：存储单元阵列（10）包括由阵列电源电压（Va）驱动并连接在多个字线和多个位线对之间的多个存储单元。 字线禁止定时控制单元（18）由阵列电源电压驱动，并且在执行刷新操作时产生控制多条字线的禁止定时的字线禁止定时控制信号。 字线使能定时控制部24由阵列电源电压驱动，并生成能够使多个字线的使能定时的字线允许定时控制信号。 读出放大器单元（36）由阵列电源电压驱动，并且通过连接在多个位线对之间来放大位线对的数据。 读出放大器使能定时控制单元（34）由阵列电源电压驱动，并且通过输入字线使能定时控制信号产生读出放大器定时控制信号，以使读出放大器单元能够实现。 写入定时控制单元（32）由阵列电源电压驱动，并且在执行写入操作时产生写入定时控制信号以控制写入定时。 并且列启用定时控制单元（40）由阵列电源电压驱动，并且在执行写/读操作时控制到多个位线对的数据的发送定时。
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