公开(公告)号：KR100532353B1

公开(公告)日：2005-11-30

申请号：KR1020040016384

申请日：2004-03-11

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  배인덕 ,  이병찬 ,  이종욱

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: 반도체 소자의 핀 전계 효과 트랜지스터 및 그 제조방법에서, 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 형성한다. 상기 액티브패턴 상면에 제1하드마스크막이 형성되어 있고, 상기 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이를 갖도록 소자분리막이 형성되어 있다. 상기 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물과 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 고농도의 반도체막를 구비한다. 상기 게이트 구조물이 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분, 즉 소스/드레인영역에 전체적으로 연결된 고농도의 반도체막이 형성됨으로 접촉면적을 확장하여 저항을 효과적으로 낮출 수 있어 높은 성능 및 빠른 스피드를 구현할 수 있다.

公开(公告)号：KR1020040073690A

公开(公告)日：2004-08-21

申请号：KR1020030009359

申请日：2003-02-14

Applicant: 삼성전자주식회사

Inventor： 배인덕 ,  강창진 ,  전정식 ,  지경구

IPC: H01L21/8242

CPC classification number: H01L27/10885 ,  H01L21/76804 ,  H01L21/76831 ,  H01L21/76877 ,  H01L21/76897 ,  H01L27/0214 ,  H01L27/10855 ,  Y10S438/978

Abstract: PURPOSE: A method for forming a line by a damascene process using a hard mask formed from a contact is provided to pattern reliably a trench and simplify a fabrication process by performing the damascene process using the hard mask. CONSTITUTION: The first insulating layer is formed on a semiconductor substrate(100). A contact hole is formed by etching the first insulating layer. A conductive layer is formed on the first insulating layer to fill up the contact hole. A storage node contact is formed by patterning the conductive layer. A hard mask is formed thereon. A trench is formed on the first insulating layer by etching the first insulating layer. A bit line(951) is formed on the semiconductor substrate within the trench. The second insulating layer is formed thereon. The storage node contact is separated from the hard mask by planarizing the second insulating layer and the hard mask. A storage electrode(750) is formed on the storage node contact.

Abstract translation: 目的：通过使用由接触形成的硬掩模的镶嵌工艺形成线的方法被提供以可靠地图案化沟槽，并且通过使用硬掩模执行镶嵌工艺来简化制造工艺。 构成：第一绝缘层形成在半导体衬底（100）上。 通过蚀刻第一绝缘层形成接触孔。 在第一绝缘层上形成导电层以填充接触孔。 通过图案化导电层形成存储节点接触。 在其上形成硬掩模。 通过蚀刻第一绝缘层在第一绝缘层上形成沟槽。 在沟槽内的半导体衬底上形成位线（951）。 第二绝缘层形成在其上。 通过平面化第二绝缘层和硬掩模，将存储节点接触与硬掩模分离。 存储电极（750）形成在存储节点触点上。

公开(公告)号：KR1020060004256A

公开(公告)日：2006-01-12

申请号：KR1020040053304

申请日：2004-07-09

Applicant: 삼성전자주식회사

Inventor： 손승용 ,  배인덕

IPC: H01L21/3205 ,  H01L21/314 ,  H01L21/28

CPC classification number: H01L21/823864 ,  H01L21/32139 ,  H01L21/76834

Abstract: 금속배선과 배선층간절연막을 구비하는 반도체 장치 형성방법에서 먼저, 반도체 기판 상에 장벽층 패턴, 제1 도전막 패턴, 및 캡핑층 패턴이 순차적으로 적층되고, 적어도 한 개 이상의 금속배선을 형성한다. 이어서, 상기 금속배선의 양측 벽에 열 응력(thermal stress) 버퍼(buffer)용 스페이서를 형성한다. 이어서, 상기 스페이서 및 상기 금속배선이 형성된 반도체 기판 상에 450 내지 650℃의 증착 온도에서 배선층간절연막을 형성한다. 금속배선에서 발생하는 보이드(void) 및 팽창을 억제한다.

公开(公告)号：KR1020050091190A

公开(公告)日：2005-09-15

申请号：KR1020040016384

申请日：2004-03-11

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  배인덕 ,  이병찬 ,  이종욱

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: 반도체 소자의 핀 전계 효과 트랜지스터 및 그 제조방법에서, 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 형성한다. 상기 액티브패턴 상면에 제1하드마스크막이 형성되어 있고, 상기 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이를 갖도록 소자분리막이 형성되어 있다. 상기 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물과 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 고농도의 반도체막를 구비한다. 상기 게이트 구조물이 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분, 즉 소스/드레인영역에 전체적으로 연결된 고농도의 반도체막이 형성됨으로 접촉면적을 확장하여 저항을 효과적으로 낮출 수 있어 높은 성능 및 빠른 스피드를 구현할 수 있다.

公开(公告)号：KR100468784B1

公开(公告)日：2005-01-29

申请号：KR1020030009359

申请日：2003-02-14

Applicant: 삼성전자주식회사

Inventor： 배인덕 ,  강창진 ,  전정식 ,  지경구

IPC: H01L21/8242

CPC classification number: H01L27/10885 ,  H01L21/76804 ,  H01L21/76831 ,  H01L21/76877 ,  H01L21/76897 ,  H01L27/0214 ,  H01L27/10855 ,  Y10S438/978

Abstract: 콘택(contact)으로부터 형성된 하드 마스크(hard mask)를 사용하는 다마신(damascene) 과정으로 콘택 이후에 배선을 형성하는 방법을 제공한다. 본 발명의 일 관점에 의한 방법은, 반도체 기판 상에 제1절연층을 형성하고, 제1절연층을 식각하여 콘택홀을 형성하는 단계를 포함한다. 이후에, 제1절연층 상에 콘택홀을 채우는 도전층을 형성하고, 도전층을 패터닝하여, 도전층의 콘택홀을 채우는 부분으로 반도체 기판으로 전기적으로 연결되는 스토리지 전극 콘택(storage node contact)을 형성하고 동시에 스토리지 전극 콘택 상에 올려지고 제1절연층 상으로 연장되는 하드 마스크를 형성한다. 하드 마스크를 식각 마스크로 사용하여 제1절연층을 식각하여 제1절연층에 트렌치(trench)를 형성하고 트렌치 내에 반도체 기판 상에 전기적으로 연결되는 비트 라인(bit line)을 형성한다. 비트 라인을 덮는 제2절연층을 형성한다. 제2절연층 및 하드 마스크를 순차적으로 평탄화하여 스토리지 전극 콘택을 하드 마스크로부터 분리한다. 이후에, 스토리지 전극 콘택 상에 커패시터의 스토리지 전극을 형성한다.

Abstract translation: 通过在形成用作存储节点触点的第二触点之后形成位线来形成布线，从而可以可靠地形成第二触点和下半导体衬底之间的电连接。 通过镶嵌形成线路涉及在半导体衬底上形成第一绝缘层; 蚀刻所述第一绝缘层以形成接触孔; 在填充接触孔的第一绝缘层上形成第一导电层; 图案化第一导电层; 形成填充接触孔并与半导体衬底电连接的存储节点触点; 在存储节点接点上形成硬掩模; 使用硬掩模作为蚀刻掩模蚀刻第一绝缘层以在第一绝缘层中形成沟槽; 在沟槽中形成电连接到半导体衬底的位线; 形成覆盖位线的第二绝缘层; 平坦化第二绝缘层和硬掩模; 并在存储节点联系人上形成存储节点。

公开(公告)号：KR1020050117880A

公开(公告)日：2005-12-15

申请号：KR1020040043147

申请日：2004-06-11

Applicant: 삼성전자주식회사

Inventor： 배인덕 ,  신철호 ,  강창진 ,  민경진

IPC: H01L21/027

CPC classification number: G03F1/58 ,  G03F1/48

Abstract: 본 발명은 중성빔 소스를 이용한 이중층 포토 마스크 형성 방법에 관한 것이다. 본 발명에 따르면, 레디칼과 중성빔만을 선택적으로 프로세스 챔버에 제공하여 상부 포토 마스크의 표면에 실리콘 산화막을 형성하므로, 종래와 같이 산소 플라즈마에 존재하는 이온에 노출되는 것에 비하여 상부 포토 마스크의 손상을 최소화하면서 실리콘 산화막을 형성할 수 있다. 또한, 프로세스 챔버의 압력을 최대한으로 낮추어 프로세스 챔버에 존재하는 레디칼의 양을 최소로 한 후 상부 윈도우에 노출된 하부 감광막 부분을 식각하기 때문에, 레디칼에 의한 측면 식각을 최소화하면서 중성빔에 의한 수직 식각을 진행할 수 있어 상부 윈도우에 대응되는 하부 윈도우의 수직 프로파일을 쉽게 얻을 수 있다. 그리고 낮은 에너지의 중성빔을 제공하여 상부윈도우에 노출된 하부 감광막 부분을 식각하기 때문에, 중성빔에 의한 상부 포토 마스크의 손상을 최소화할 수 있다.

公开(公告)号：KR1020050038469A

公开(公告)日：2005-04-27

申请号：KR1020030073825

申请日：2003-10-22

Applicant: 삼성전자주식회사

Inventor： 배인덕 ,  정승필

IPC: H01L21/28

Abstract: 미세화된 패턴을 갖는 반도체 메모리 소자의 자기정렬 콘택(SAC: Self aligned Contact, 이하 'SAC') 형성시, 층간절연막을 식각할 때에 하드마스크로 사용되는 질화막과 높은 식각선택비를 확보할 수 있는 반도체 메모리 소자의 자기정렬 콘택 형성방법에 관해 개시한다. 이를 위해 본 발명은 층간절연막으로 기존에 사용하는 산화막 대신에 폴리실리콘막을 사용한다.

公开(公告)号：KR1020030058392A

公开(公告)日：2003-07-07

申请号：KR1020010088820

申请日：2001-12-31

Applicant: 삼성전자주식회사

Inventor： 배인덕 ,  전정식 ,  홍진

IPC: H01L21/8239

Abstract: PURPOSE: A method for fabricating a semiconductor memory device and a semiconductor memory device fabricated thereby are provided to maintain electric characteristics of neighboring transistors by forming a separative pattern on a gate conductive layer formed on a boundary part between a cell region and a peripheral region. CONSTITUTION: A device formation region is defined by forming an isolation oxide layer(110) on a cell region and a peripheral region on a semiconductor substrate(100). A gate insulating layer(120) and a gate conductive layer(130) are formed on an upper portion of the device formation region. A separative pattern is formed on the gate conductive layer in order to form a depressed portion for separating the cell region from the peripheral region. An insulating layer(150) is formed within the depressed portion of the separative pattern.

Abstract translation: 目的：提供一种用于制造半导体存储器件的方法和由此制造的半导体存储器件，以通过在形成在单元区域和外围区域之间的边界部分上的栅极导电层上形成分离图案来保持相邻晶体管的电特性。 构成：通过在半导体衬底（100）上的单元区域和外围区域上形成隔离氧化物层（110）来限定器件形成区域。 栅极绝缘层（120）和栅极导电层（130）形成在器件形成区域的上部。 在栅极导电层上形成分离图案，以便形成用于将单元区域与周边区域分离的凹陷部分。 绝缘层（150）形成在分离图案的凹陷部分内。