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公开(公告)号：KR101583717B1
公开(公告)日：2016-01-11
申请号：KR1020090002756
申请日：2009-01-13
Applicant: 삼성전자주식회사
IPC: G11C11/15
CPC classification number: H01L27/2409 , G11C2213/71 , G11C2213/72 , G11C2213/77 , H01L27/249 , H01L45/04 , H01L45/1226 , H01L45/146
Abstract: 본발명은저항메모리장치및 그제조방법에관한것으로, 기판상에복수개의국부비트라인이수직적층된비트라인스택을형성하고, 상기비트라인스택의측면으로수직연장된복수개의국부워드라인과상기복수개의국부워드라인을연결하는수평연장된연결라인을포함하는워드라인을형성하고, 그리고상기비트라인스택과상기워드라인사이에저항메모리박막을형성하는것을포함할수 있다. 본발명에의하면단순화된공정으로써 3차원교차점구조를갖는고밀도의메모리어레이를구현할수 있다.
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公开(公告)号：KR1020090106887A
公开(公告)日：2009-10-12
申请号：KR1020080032281
申请日：2008-04-07
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/147 , H01L45/1675 , H01L45/1683 , G11C13/0004 , H01L21/28052
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to obtain high electric reliability by maintaining the resistance of a resistance memory element. CONSTITUTION: A semiconductor device includes an insulation layer(120), a reaction prevention layer(130), a lower electrode(145), a resistance memory element(155), and a top electrode(165). The insulation layer and the reaction prevention layer are successively stacked on a substrate(110). The bottom electrode has a lateral side surrounded with the reaction prevention layer and the insulation layer. The resistance memory element includes the metal oxide. The resistance memory element has the wider lower surface than the upper surface of the bottom electrode. The resistance memory element is positioned on the bottom electrode and the reaction prevention layer. The top electrode is formed on the resistance memory element. The reaction prevention layer prevents the resistance memory element from reacting with the silicon.
Abstract translation: 目的：提供半导体器件及其制造方法，以通过维持电阻存储元件的电阻来获得高电可靠性。 构成：半导体器件包括绝缘层（120），反应防止层（130），下电极（145），电阻存储元件（155）和顶电极（165）。 绝缘层和防反应层依次层叠在基板（110）上。 底部电极具有被反应防止层和绝缘层包围的侧面。 电阻记忆元件包括金属氧化物。 电阻记忆元件具有比底部电极的上表面更宽的下表面。 电阻记忆元件位于底部电极和反应防止层上。 顶电极形成在电阻存储元件上。 反应防止层防止电阻记忆元件与硅反应。
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公开(公告)号：KR1020090090563A
公开(公告)日：2009-08-26
申请号：KR1020080015848
申请日：2008-02-21
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L21/336
CPC classification number: G11C13/02 , G11C11/5685 , G11C13/0007 , G11C13/0069 , G11C2013/0073 , G11C2013/0083 , G11C2213/31 , G11C2213/32 , H01L27/101 , H01L45/085 , H01L45/1233 , H01L45/1266 , H01L45/146 , H01L45/147 , H01L29/517
Abstract: Semiconductor devices having a resistive memory element is provided to obtain excellent heat reliability the reliability by forming a resistance memory element as a multi-level. A resistance memory element(130) is arranged on a substrate(100), and it has a multi-level resistance state through generation of disappearance of a platinum bridge(150). A first electrode(120) is connected to a first side of the resistance memory element, and a second electrode(140) is connected to the second side of the resistance memory element. The first step and the second end of the platinum bridge are contacted with the first electrode and the second electrode.
Abstract translation: 提供了具有电阻式存储元件的半导体器件，通过形成作为多电平的电阻存储元件来获得良好的可靠性的可靠性。 电阻存储元件（130）设置在基板（100）上，并且通过产生铂桥（150）的消失而具有多电平电阻状态。 第一电极（120）连接到电阻存储元件的第一侧，第二电极（140）连接到电阻存储元件的第二侧。 铂桥的第一步和第二端与第一电极和第二电极接触。
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公开(公告)号：KR1020070018557A
公开(公告)日：2007-02-14
申请号：KR1020050073356
申请日：2005-08-10
Applicant: 삼성전자주식회사
CPC classification number: H04R1/2811 , H02K7/065 , H02K33/02 , H04R1/1041 , H04R2430/01 , H04R2499/11
Abstract: 본 발명은 인가되는 신호의 주파수에 따라 사운드와 진동을 선택적으로 발생하는 진동 스피커를 채용한 사운드 및 진동 출력장치에서 진동 세기를 조정하기 위한 방법이다. 본 발명에 따라, 진동 스피커에 진동 주파수 신호를 인가하여 진동을 발생시키고 있는 중에 진동 세기 조정 요구가 있는 경우, 진동 주파수 신호의 영 교차점을 검색한다. 영 교차점이 검출되면 검출된 영 교차점에서 진동 주파수 신호의 진폭을 진동 세기 조정 요구에 대응되게 조정한다. 이에 따라 진동 스피커에 의한 진동 발생 중에 진동 세기를 조정하는 경우에 진동 주파수 신호에서 주파수 불연속 구간의 발생을 방지함으로써, 진동 주파수 이외의 불필요한 주파수 성분으로 인한 잡음의 발생을 방지한다.
진동 세기 조정, 진동 스피커, MFA(Multi Function Actuator), 불연속 구간.-
公开(公告)号：KR1020160107607A
公开(公告)日：2016-09-19
申请号：KR1020150030563
申请日：2015-03-04
Applicant: 삼성전자주식회사
Inventor： 심현준
IPC: G06F3/0488 , G06F3/023
CPC classification number: G06F3/04886 , G06F3/018 , G06F3/04883 , G06F3/0233
Abstract: 전자장치, 그동작방법및 기록매체가개시된다. 본개시의다양한실시예들에따른전자장치는, 디스플레이모듈, 상기전자장치에문자를입력하기위한입력요소(element)를포함하는키패드를상기디스플레이모듈에디스플레이하도록제어하는프로세서를포함하고, 상기디스플레이된 입력요소의적어도일부는, 상기문자를형성하는적어도하나의문자요소가상기문자에서배치되는위치및 사용자에의한상기문자의실제적인사용패턴중 적어도하나에대응하도록디스플레이되는것을포함할수 있다.
Abstract translation: 公开了一种提供能够准确地接收来自用户的输入的虚拟键盘，其操作方法和记录介质的电子设备。 根据本公开的各种实施例的电子设备包括：显示模块; 以及处理器，用于控制在显示模块上显示包括用于向电子设备输入字符的输入元件的小键盘，其中至少一些所显示的输入元件被显示为与至少一个至少一个 形成字符的一个字符元素被设置在字符中，并且由用户实际使用该字符的图案。
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Patent Agency Ranking
公开(公告)号：KR101519363B1
公开(公告)日：2015-05-13
申请号：KR1020090012513
申请日：2009-02-16
Applicant: 삼성전자주식회사
IPC: G11C16/04 , H01L27/115
Abstract: 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치가 제공된다. 상기 멀티 레벨 비휘발성 메모리 장치는 워드 라인, 비트 라인, 및 워드 라인 및 비트 라인에 커플링되는 멀티 레벨 메모리 셀로서, 멀티 레벨 메모리 셀은 동일한 극성의 제1 및 제2 라이트 바이어스가 인가됨에 따라 제1 저항 레벨 및 제1 저항 레벨보다 높은 제2 저항 레벨을 가지며, 서로 다른 극성의 제3 및 제4 라이트 바이어스가 인가됨에 따라 제1 및 제2 저항 레벨 사이의 제3 및 제4 저항 레벨을 가지는 멀티 레벨 메모리 셀을 포함한다.
비휘발성 메모리 장치, 멀티 레벨-
公开(公告)号：KR1020100049824A
公开(公告)日：2010-05-13
申请号：KR1020080108823
申请日：2008-11-04
Applicant: 삼성전자주식회사
CPC classification number: G11C13/0011 , B82Y10/00 , G11C13/025 , G11C2213/15 , G11C2213/34 , G11C2213/72 , G11C2213/79 , H01L45/08 , H01L45/1233 , H01L45/141 , H01L45/145 , H01L45/149
Abstract: PURPOSE: A resistive memory device and a manufacturing method thereof are provided to form a uniform filament inside a resistive material by forming a nano filament seed including a carbon nano tube, a nano wire, or a nano particle. CONSTITUTION: An upper electrode(160) is positioned opposite to a bottom electrode(120). A resistive material layer pattern(150) is formed between the bottom electrode and the upper electrode. The resistive material layer pattern comprises a metal oxide. A nano filament seed(140) comprises a carbon nano tube erected from the surface of the bottom electrode surface, nano wire, or nano particle.
Abstract translation: 目的：提供电阻式存储器件及其制造方法，通过形成包括碳纳米管，纳米线或纳米粒子的纳米长丝种子，在电阻材料内形成均匀的细丝。 构成：上电极（160）与底电极（120）相对定位。 在底部电极和上部电极之间形成电阻材料层图案（150）。 电阻材料层图案包括金属氧化物。 纳米长丝种子（140）包括从底部电极表面，纳米线或纳米颗粒的表面竖立的碳纳米管。
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公开(公告)号：KR1020090016235A
公开(公告)日：2009-02-13
申请号：KR1020070080730
申请日：2007-08-10
Applicant: 삼성전자주식회사
IPC: G11C11/15 , H01L27/105
CPC classification number: G11C11/161 , H01L45/12 , G11C13/0007 , H01L45/145 , H01L45/16
Abstract: A resistance memory device and a forming method thereof are provided to lower reset current to be applied to a switching interface layer by controlling the amount of charges applied through a resistance memory layer. A resistance memory device includes a semiconductor substrate(100), a first electrode(110), a second electrode(140), a resistance memory layer(120), and a switching interface layer(130). The first and second electrodes are sequentially formed on the semiconductor substrate. The resistance memory layer is arranged between the first and second electrodes. The switching interface layer is arranged between the resistance memory layer and the second electrode.
Abstract translation: 提供一种电阻存储器件及其形成方法，通过控制通过电阻存储层施加的电荷量来降低施加到开关界面层的复位电流。 电阻存储器件包括半导体衬底（100），第一电极（110），第二电极（140），电阻存储层（120）和开关界面层（130）。 第一和第二电极依次形成在半导体衬底上。 电阻存储层布置在第一和第二电极之间。 开关界面层布置在电阻存储层和第二电极之间。
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公开(公告)号：KR1020170041004A
公开(公告)日：2017-04-14
申请号：KR1020150140406
申请日：2015-10-06
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/20 , H01L21/762 , H01L29/66 , H01L21/04
CPC classification number: H01L27/0924 , H01L21/823814 , H01L21/823821 , H01L27/092 , H01L29/1608 , H01L29/161 , H01L29/167
Abstract: 반도체장치의제조방법에서, 기판상에더미게이트전극막및 더미게이트마스크막을순차적으로형성한다. 더미게이트마스크막을패터닝하여더미게이트마스크를형성함으로써더미게이트전극막을부분적으로노출시킨다. 경사이온주입공정을통해노출된더미게이트전극막부분및 이에인접하는더미게이트전극막부분에이온을주입함으로써, 더미게이트전극막의일부에성장방지막을형성한다. 더미게이트마스크를식각마스크로사용하여더미게이트전극막을식각함으로써더미게이트전극을형성한다. 더미게이트전극및 더미게이트마스크를포함하는더미게이트구조물의측벽상에스페이서를형성한다. 선택적에피택시얼성장(SEG) 공정을수행하여스페이서에인접한기판부분상에에피택시얼층을형성한다.
Abstract translation: 在制造半导体器件的方法中，在衬底上顺序形成虚设栅电极膜和虚设栅掩模膜。 通过图案化伪栅极掩膜来部分地暴露伪栅极电极膜以形成伪栅极掩膜。 向通过斜离子注入工艺暴露的虚设栅电极膜部分和与其相邻的虚设栅电极膜部分注入离子，由此在虚设栅电极膜的一部分上形成生长防止膜。 通过使用伪栅极掩膜作为蚀刻掩膜来蚀刻虚拟栅极电极膜来形成虚拟栅极电极。 在包括伪栅极电极和伪栅极掩膜的伪栅极结构的侧壁上形成间隔物。 执行选择性外延生长（SEG）工艺以在邻近间隔物的衬底部分上形成外延层。
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公开(公告)号：KR101591940B1
公开(公告)日：2016-02-05
申请号：KR1020090035610
申请日：2009-04-23
Applicant: 삼성전자주식회사
CPC classification number: G11C8/10 , G11C8/12 , G11C11/1653 , G11C11/1673 , G11C11/1675 , G11C13/0004 , G11C13/0007 , G11C2213/15 , G11C2213/32 , G11C2213/34 , G11C2213/71 , G11C2213/72 , G11C2213/77
Abstract: 3차원구조로배열된저항성메모리소자들을포함하는비휘발성메모리장치가제공된다. 비휘발성메모리장치는복수개의메모리블록들, 복수의메모리블록들중 어느하나의메모리블록을선택하기위한블록선택신호를발생시키는블록선택회로, 각각의메모리블록과연결되며, 블록선택신호에응답하여, 워드라인디코더와연결된글로벌워드라인들과로컬워드라인들을연결시키는복수의로컬워드라인선택부들및 각각의메모리블록과연결되며, 블록선택신호에응답하여, 센스앰프와연결된글로벌비트라인들과로컬비트라인들을연결시키는복수의로컬비트라인선택부들을포함하되, 각각의메모리블록은, 제 1 평면과수직한제 2 평면에서, 제 1 방향으로신장되며, 제 1 방향과수직한제 2 방향으로적층된복수의로컬워드라인들, 제 2 방향으로신장되어로컬워드라인들의측벽들을가로지르는로컬비트라인들, 및로컬워드라인들과로컬비트라인들의교차점에형성된메모리셀들을포함한다.
Abstract translation: 提供了一种包括以三维结构布置的电阻存储元件的非易失性存储器件。 1。一种非易失性存储器件，包括：多个存储块;块选择电路，用于生成用于选择所述多个存储块中的一个存储块的块选择信号;耦合到每个存储块的存储器， 多个本地字线选择器，用于连接耦合到字线解码器的全局字线和本地字线，以及多个本地字线选择器，连接到相应的存储块并且响应于所述块选择信号， 以及连接位线的多个局部位线选择器，其中每个存储块包括沿垂直于第一平面的第二平面中的第一方向和垂直于第一方向的第二方向延伸的多个位线选择器 在所述第一方向上堆叠的多个局部字线，跨越所述局部字线的侧壁在所述第二方向上延伸的局部位线以及在所述局部字线与所述局部位线的交叉处， 它包括存储单元。
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