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Patent Agency Ranking
公开(公告)号：KR1020160097869A
公开(公告)日：2016-08-18
申请号：KR1020150020290
申请日：2015-02-10
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L29/66 , H01L21/3205
CPC classification number: H01L29/41791 , H01L21/76805 , H01L21/76846 , H01L21/823418 , H01L21/823425 , H01L21/823431 , H01L21/823475 , H01L21/823814 , H01L21/823871 , H01L23/485 , H01L27/0924 , H01L29/0847 , H01L29/1604 , H01L29/165 , H01L29/41783 , H01L29/66795 , H01L29/7848 , H01L29/785 , H01L2029/7858 , H01L21/32051 , H01L29/66348 , H01L2924/13067
Abstract: 집적회로소자는핀형활성영역내에형성되고, 리세스영역이형성된상면을가지는소스/드레인영역과, 소스/드레인영역위에서리세스영역의내부로부터제3 방향으로연장되는콘택플러그와, 리세스영역의내벽을따라형성되고, 콘택플러그의저면을제1 두께로덮는제1 부분과, 제1 부분과일체로연결되어콘택플러그의측벽을제1 두께와다른제2 두께로덮는제2 부분을포함하는금속실리사이드막을포함한다. 집적회로소자를제조하기위하여, 콘택홀을통해소스/드레인영역의일부를제거하여소스/드레인영역의상면에리세스영역을형성하고, 리세스영역의저면에서소스/드레인영역을제1 두께로덮는제1 부분과, 리세스영역의측벽에서소스/드레인영역을제2 두께로덮는제2 부분을포함하는금속실리사이드막을형성하고, 리세스영역의내부로부터콘택홀을따라연장되고금속실리사이드막을통해소스/드레인영역에연결되는콘택플러그를형성한다.
Abstract translation: 集成电路器件包括：源极/漏极区域，其形成在引脚有源区域中并且具有形成有凹部区域的上表面; 接触塞，其从所述源极/漏极区域上的所述凹部区域的内部沿第三方向延伸; 以及金属硅化物膜，其包括沿着所述凹部区域的内壁形成并且以第一厚度覆盖所述接触插塞的底部的第一部分，以及与所述第一部分整体连接并覆盖所述触点的侧壁的第二部分 插头具有不同于第一厚度的第二厚度。 为了制造集成电路器件，通过接触孔去除源极/漏极区域的一部分，以在源极/漏极区域的上表面上形成凹陷区域，金属硅化物膜包括覆盖源极/漏极区域的第一部分， 在所述凹部区域的底部具有第一厚度的漏极区域，以及在所述凹部区域的侧壁上覆盖具有第二厚度的所述源极/漏极区域的第二部分，以及从所述凹部区域的内部延伸的接触插塞 形成接触孔并通过金属硅化物膜与源/漏区连接。
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公开(公告)号：KR1020170032633A
公开(公告)日：2017-03-23
申请号：KR1020150130205
申请日：2015-09-15
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L29/08 , H01L21/02
CPC classification number: H01L29/41791 , H01L21/28518 , H01L21/76843 , H01L21/76855 , H01L21/76856 , H01L21/76897 , H01L21/823821 , H01L21/845 , H01L27/0924 , H01L27/1211 , H01L29/66545 , H01L29/7848 , H01L29/785
Abstract: 반도체장치는기판상에형성된소스/드레인층, 소스/드레인층 상에형성된금속실리사이드패턴, 및플러그를구비한다. 플러그는금속실리사이드패턴상에형성되고, 제2 금속패턴, 금속실리사이드패턴상면에접촉하여제2 금속패턴의저면및 측벽을커버하며 3nm 이하의두께를갖는금속질화패턴, 및금속실리사이드패턴상면에접촉하며금속질화패턴의외측벽을커버하는제1 금속패턴을포함한다.
Abstract translation: 该半导体器件包括形成在衬底上的源极/漏极层，形成在源极/漏极层上的金属硅化物图案以及插塞。 插塞形成在金属硅化物图案上并且包括第二金属图案，与金属硅化物图案的上表面接触并且覆盖第二金属图案的底部和侧壁并具有3nm或更小的厚度的金属氮化物图案， 以及覆盖金属氮化物图案的外壁的第一金属图案。
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公开(公告)号：KR1020160035453A
公开(公告)日：2016-03-31
申请号：KR1020140127083
申请日：2014-09-23
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/0924 , H01L21/28518 , H01L21/76805 , H01L21/76814 , H01L21/76897 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/823871 , H01L23/485 , H01L29/0847 , H01L29/165 , H01L29/36 , H01L29/41791 , H01L29/45 , H01L29/7848 , H01L2924/0002 , H01L29/785 , H01L29/7831 , H01L2924/00
Abstract: 저-저항콘택플러그를갖는반도체소자에관한것이다. 기판상에한정된N-형핀및 P-형핀이배치된다. 상기 N-형핀상을가로지르고상기 N-형핀의측면을덮는제1 게이트전극및 상기 P-형핀상을가로지르고상기 P-형핀의측면을덮는제2 게이트전극이형성된다. 상기제1 게이트전극에인접한상기 N-형핀상에형성된제1 소스/드레인및 상기제2 게이트전극에인접한상기 P-형핀상에형성된제2 소스/드레인이배치된다. 상기제2 소스/드레인의표면상에한정되고상기제2 소스/드레인과다른물질을갖는버퍼막이형성된다. 상기버퍼막 및상기제1 소스/드레인상에층간절연막이형성된다. 상기층간절연막을관통하여상기제1 소스/드레인에접속된제1 플러그가형성된다. 상기층간절연막 및상기버퍼막을관통하여상기제2 소스/드레인에접속된제2 플러그가형성된다.
Abstract translation: 本发明涉及一种包括低电阻接触插头的半导体器件。 N型引脚和P型引脚被限制地放置在基板上。 形成了跨越N型引脚并覆盖N型引脚的一侧的第一栅电极和与P型引脚交叉并覆盖P型引脚侧的第二栅电极。 放置形成在N型引脚上且邻近第一栅电极的第一源/漏极和形成在P型引脚上且与第二栅电极相邻的第二源极/漏极。 形成了限制在第二源极/漏极的表面上并且具有与第二源极/漏极不同的材料的缓冲膜。 在第一源极/漏极和缓冲膜上形成层间绝缘膜。 形成通过层间绝缘膜连接到第一源极/漏极的第一插塞。 形成通过层间绝缘膜和缓冲膜连接到第二源极/漏极的第二插塞。
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公开(公告)号：KR102246880B1
公开(公告)日：2021-04-30
申请号：KR1020150020290
申请日：2015-02-10
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L29/66 , H01L21/3205
Abstract: 집적회로소자는핀형활성영역내에형성되고, 리세스영역이형성된상면을가지는소스/드레인영역과, 소스/드레인영역위에서리세스영역의내부로부터제3 방향으로연장되는콘택플러그와, 리세스영역의내벽을따라형성되고, 콘택플러그의저면을제1 두께로덮는제1 부분과, 제1 부분과일체로연결되어콘택플러그의측벽을제1 두께와다른제2 두께로덮는제2 부분을포함하는금속실리사이드막을포함한다. 집적회로소자를제조하기위하여, 콘택홀을통해소스/드레인영역의일부를제거하여소스/드레인영역의상면에리세스영역을형성하고, 리세스영역의저면에서소스/드레인영역을제1 두께로덮는제1 부분과, 리세스영역의측벽에서소스/드레인영역을제2 두께로덮는제2 부분을포함하는금속실리사이드막을형성하고, 리세스영역의내부로부터콘택홀을따라연장되고금속실리사이드막을통해소스/드레인영역에연결되는콘택플러그를형성한다.
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公开(公告)号：KR1020170135248A
公开(公告)日：2017-12-08
申请号：KR1020160066897
申请日：2016-05-31
Applicant: 삼성전자주식회사
IPC: H01L29/43 , H01L21/768 , H01L29/40 , H01L29/66 , H01L29/78 , H01L21/8234
CPC classification number: H01L28/20 , H01L27/0629 , H01L29/7851
Abstract: 저항패턴을포함하는반도체장치및 이의제조방법이제공된다. 반도체장치는절연층, 상기절연층상에배치된금속저항패턴, 상기금속저항패턴의측벽상에배치된스페이서및 상기스페이서와이격되어, 상기절연층내에배치된게이트컨택을포함하고, 상기절연층은상기게이트컨택과접촉하는돌출부를포함한다.
Abstract translation: 提供了一种包括电阻图案的半导体器件及其制造方法。 半导体器件包括绝缘层，设置在绝缘层上的金属电阻图案，设置在金属电阻图案的侧壁上的间隔件以及与间隔件隔开并设置在绝缘层中的栅极接触件， 并有一个突起与门触点接触。
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