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公开(公告)号：KR101515122B1
公开(公告)日：2015-04-27
申请号：KR1020080014090
申请日：2008-02-15
Applicant: 삼성전자주식회사
Abstract: 본 발명은 메모리에 저장된 데이터를 읽는 장치 및 방법에 관한 것으로, 더욱 상세하게는 저장된 데이터의 오류발생 여부에 따라서 기준 전압을 제어하는 장치 및 방법에 관한 것이다. 본 발명의 일측에 따르면 메모리 셀의 문턱 전압을 제1 기준 전압과 비교하는 제1 전압 비교부, 상기 비교 결과에 따라서 상기 메모리 셀에 저장된 적어도 하나 이상의 비트의 데이터의 값을 결정하는 제1 데이터 결정부, 상기 결정된 데이터에 대한 오류 발생 여부를 판단하는 오류 발생 판단부, 상기 판단 결과에 기반하여 상기 제1 기준 전압보다 낮은 값의 제2 기준 전압을 결정하는 기준 전압 결정부, 및 상기 결정된 제2 기준 전압에 기반하여 상기 데이터의 값을 재결정하는 제2 데이터 결정부를 포함하는 메모리 데이터 검출 장치가 제공된다.
멀티 레벨 셀, 오류 정정, ECCAbstract translation: 本发明涉及一种装置和方法来读取存储在存储器中，本发明涉及一种用于控制的参考电压，这取决于是否在所存储的数据中发生错误的装置和方法的数据。 第一数据确定单元确定第一电压比较器，所述至少一个或更多个比特的值根据比较根据本发明的一个方面的存储器单元的阈值电压和第一基准电压的比较结果存储在存储单元中的数据 部，所确定的，以确定是否对数据错误发生时的错误确定单元，通过将第一基准电压的确定，以确定一第二参考电压低于基准电压确定基于单位下的结果，而确定所述第二 以及第二数据确定单元，用于基于参考电压重新确定数据的值。
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公开(公告)号：KR1020100078447A
公开(公告)日：2010-07-08
申请号：KR1020080136710
申请日：2008-12-30
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C11/5628 , G11C16/26 , G11C16/3418
Abstract: PURPOSE: A memory device and a memory programming method are provided to control compensation of channel distortion, thereby reducing errors while reading/programming a data page. CONSTITUTION: A multi level cell array(110) comprises a plurality of multi level cells. A programming unit(120) programs the first data page in the plurality of multi level cells. The programming unit programs the second data page in the multi level cells. A BER analyzing unit(130) analyzes a bit error rate from a bit stream channel. The bit stream channel is generated from the first page data or the second page data. A controller(140) determines how distorted a channel is about the bit stream channel. The controller controls compensation about channel distortion.
Abstract translation: 目的：提供存储器件和存储器编程方法来控制通道失真的补偿，从而在读/写数据页时减少错误。 构成：多级单元阵列（110）包括多个多电平单元。 编程单元（120）对多个多级单元中的第一数据页进行编程。 编程单元编程多级单元中的第二数据页。 BER分析单元（130）从比特流信道分析比特错误率。 从第一页数据或第二页数据生成比特流信道。 控制器（140）确定信道关于比特流信道的失真。 控制器控制关于通道失真的补偿。
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公开(公告)号：KR101495103B1
公开(公告)日：2015-03-18
申请号：KR1020080089250
申请日：2008-09-10
Applicant: 삼성전자주식회사
Inventor： 유동헌
IPC: H04J11/00
CPC classification number: H04L25/0204 , H04B7/0669 , H04B7/0854 , H04L1/0606 , H04L1/0631
Abstract: 간섭 신호 제거 장치 및 방법이 제공된다. 복수의 전송 안테나를 이용하여 전송된 신호들은 무선 채널의 페이딩 현상으로 인하여 이동 통신 환경에서 서로 직교하지 않는다. 간섭 신호 제거 장치는 복수의 전송 안테나를 이용하여 전송된 신호들간의 간섭을 제거한다.
직교 부호화, STBC(Space-Time Block Coding), 전송 다이버시티, Detection-
公开(公告)号：KR1020090088673A
公开(公告)日：2009-08-20
申请号：KR1020080014090
申请日：2008-02-15
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1006 , G11C7/14 , G11C11/5642 , G11C29/00 , G11C29/028 , G11C29/42 , G11C29/50 , G11C2211/5634 , G11C16/26 , G11C16/30 , G11C16/3459 , G11C2211/5621
Abstract: A memory data detecting device is provided to detect the data without an error by controlling a reference voltage based on the data error due to the change of a threshold voltage of a memory cell. A first voltage comparison unit(510) compares a threshold voltage of a memory cell with a first reference voltage. A first data deciding unit(520) decides a value of the data of at least one bit or more stored in the memory cell. An error generation determining unit(530) determines the generation of the error. A reference voltage determining unit(540) determines a second reference voltage lower than the first reference voltage based on the determination result. A second data determining unit(550) re-determines the value of the data based on the second reference voltage.
Abstract translation: 提供存储器数据检测装置，通过基于由于存储单元的阈值电压的变化引起的数据误差来控制参考电压来检测数据而没有错误。 第一电压比较单元（510）将存储器单元的阈值电压与第一参考电压进行比较。 第一数据确定单元（520）确定存储在存储单元中的至少一位以上的数据的值。 错误产生确定单元（530）确定错误的生成。 参考电压确定单元（540）基于确定结果确定低于第一参考电压的第二参考电压。 第二数据确定单元（550）基于第二参考电压重新确定数据的值。
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公开(公告)号：KR1020090083759A
公开(公告)日：2009-08-04
申请号：KR1020080009753
申请日：2008-01-30
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5642 , G11C16/3418 , G11C29/00
Abstract: A memory device and a memory data read method are provided to reduce the complexity of ECC(Error Control Code) decoder by applying the new multi-level reading method to a multi-level cell memory. A memory device(100) comprises a multi bit cell array(110), a programming part(120), and a controller(130). The programming part stores N data pages into the memory page(111) within the multi bit cell array, and the controller divides N data pages into the first group and the second group. The controller determines a method for reading data of the second group from the memory page after reading data of the first group from the memory page while determining the reading voltage level of data of the second group based on data which the first group reads.
Abstract translation: 提供存储器件和存储器数据读取方法，以通过将新的多电平读取方法应用于多级单元存储器来降低ECC（错误控制代码）解码器的复杂度。 存储器件（100）包括多位单元阵列（110），编程部分（120）和控制器（130）。 编程部分将N个数据页存储在多位单元阵列内的存储器页（111）中，并且控制器将N个数据页分成第一组和第二组。 控制器基于第一组读取的数据确定从存储器页读取第一组的数据之后从存储器页读取第二组的数据的方法，同时基于第一组读取的数据确定第二组的数据的读取电压电平。
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Patent Agency Ranking
公开(公告)号：KR1020090083204A
公开(公告)日：2009-08-03
申请号：KR1020080009218
申请日：2008-01-29
Applicant: 삼성전자주식회사
CPC classification number: G11C16/34 , G11C11/5642 , G11C2211/5634
Abstract: A memory device and a memory data read method are provided to reduce an error in reading data by applying a new multi-level reading method to the multi-level cell memory. A memory device(200) comprises a multi bit cell array(210), a determination unit(220), and a buffer memory(230). The determination unit divides the multi bit cells of a memory page within the multi bit cell array into the first group and the second group, and the first group is composed of the multi bit cells having the higher threshold voltage than the reference voltage. The second group is composed of the multi bit cells having the lower-threshold voltage than the reference voltage. The determination unit updates the first and the second group through the change of the reference voltage. The buffer memory stores data about the multi bit cells of the first group and the second group.
Abstract translation: 提供存储器件和存储器数据读取方法，以通过将新的多级读取方法应用于多级单元存储器来减少读取数据中的错误。 存储器件（200）包括多位单元阵列（210），确定单元（220）和缓冲存储器（230）。 确定单元将多位单元阵列内的存储器页的多位单元划分成第一组和第二组，并且第一组由具有比参考电压更高的阈值电压的多位单元组成。 第二组由具有比参考电压低的阈值电压的多位单元组成。 确定单元通过参考电压的改变更新第一组和第二组。 缓冲存储器存储关于第一组和第二组的多位单元的数据。
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公开(公告)号：KR101414494B1
公开(公告)日：2014-07-04
申请号：KR1020080024414
申请日：2008-03-17
Applicant: 삼성전자주식회사
IPC: G11C16/34
CPC classification number: G11C16/26 , G06F11/1072 , G11C11/5628 , G11C11/5642 , G11C29/00 , G11C2029/0411 , G11C2211/5621
Abstract: 메모리 장치 및 메모리 데이터 읽기 방법이 제공된다. 본 발명의 메모리 장치는 멀티 비트 셀 어레이, 복수의 문턱 전압 구간들 중에서 상기 멀티 비트 셀 어레이의 멀티 비트 셀들의 문턱 전압들을 포함하는 제1 문턱 전압 구간들을 검출하는 문턱 전압 검출부, 상기 검출된 제1 문턱 전압 구간들로부터 제1 비트 계층의 데이터를 판정하는 판정부 및 상기 제1 비트 계층의 데이터의 오류 비트를 검출하는 오류 검출부를 포함하며, 상기 판정부는 상기 검출된 오류 비트에 대응하는 멀티 비트 셀의 문턱 전압에 가장 가깝고 상기 검출된 오류 비트와 다른 상기 제1 비트 계층의 값을 가지는 제2 문턱 전압 구간을 이용하여 제2 비트 계층의 데이터를 판정할 수 있고, 이를 통해 멀티 비트 셀에 저장된 데이터를 읽을 때 소요되는 시간을 줄일 수 있다.
멀티 비트 셀, 멀티 레벨 셀, 문턱 전압, 오류 제어 코드, ECC-
公开(公告)号：KR101378349B1
公开(公告)日：2014-03-28
申请号：KR1020080009753
申请日：2008-01-30
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5642 , G11C16/3418 , G11C29/00
Abstract: 메모리 장치 및 메모리 데이터 읽기 방법이 제공된다. 본 발명의 메모리 장치는 멀티 비트 셀 어레이, 상기 멀티 비트 셀 어레이 내의 메모리 페이지에 N개의 데이터 페이지들을 저장하는 프로그래밍부, 및 상기 N개의 데이터 페이지들을 제1 그룹 및 제2 그룹으로 분할하고, 상기 제1 그룹의 데이터를 상기 메모리 페이지로부터 읽은 후 상기 읽은 제1 그룹의 데이터에 기초하여 상기 제2 그룹의 데이터를 상기 메모리 페이지로부터 읽는 기법을 결정하는 제어부를 포함하며, 이를 통해 데이터 페이지들의 read error를 줄일 수 있다.
멀티 비트 셀, 멀티 레벨 셀, 데이터 읽기-
公开(公告)号：KR1020090089657A
公开(公告)日：2009-08-24
申请号：KR1020080014945
申请日：2008-02-19
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C11/5642 , G11C29/00
Abstract: A memory device and a method for reading memory data are provided to reduce a data reading time by minimizing the detection number of a threshold voltage of the multi bit cells. A memory device includes a multi bit cell array(110), a decision unit(120), an error detecting unit(130), and a determining unit(140). The multi bit cell array includes a plurality of multi bit cells. The multi bit cell array includes the plurality of multi bit cell. A decision unit decides the first data from the threshold voltage of the multi bit cells using a first decision value. An error detector detects the error bit of the first data. The decision unit determines the decision of the second data from the threshold voltage of the multi bit cells using the second decision value based on the number of the detected error bits.
Abstract translation: 提供了一种用于读取存储器数据的存储器件和方法，以通过最小化多位单元的阈值电压的检测数来减少数据读取时间。 存储器件包括多位单元阵列（110），判定单元（120），错误检测单元（130）和确定单元（140）。 多比特单元阵列包括多个多比特单元。 多位单元阵列包括多个多位单元。 决定单元使用第一判定值从多比特单元的阈值电压确定第一数据。 错误检测器检测第一个数据的错误位。 决定单元基于检测到的错误位的数量，使用第二判定值，从多比特单元的阈值电压确定第二数据的判定。
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公开(公告)号：KR1020090042108A
公开(公告)日：2009-04-29
申请号：KR1020070108026
申请日：2007-10-25
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C2211/5621
Abstract: An apparatus and method of a multi-bit programming in a multi-level memory device is provided to reduce reading failure by using a multi-level programming. A first controller(110) assigns one of 2^N bit threshold voltage states to N bit data. A first controller assigns one to 2^N threshold voltage to a data to be programmed the multi-bit cells respectively. A controller(120) assigns one to 2^N threshold voltage state by a first interval or a second interval. A second controller sets up interval between the second threshold voltage state and the first threshold voltage state the first. A programming part(130) form distribution corresponding to the allocated threshold voltage state is formed in the multi bit cell.
Abstract translation: 提供了一种在多级存储器件中进行多位编程的装置和方法，以通过使用多级编程来减少读取失败。 第一控制器（110）将2 ^ N位阈值电压状态中的一个分配给N位数据。 第一控制器分别向要编程的多位单元的数据分配1至2 N阈值电压。 控制器（120）以一个第一间隔或第二间隔分配一个至2N个阈值电压状态。 第二控制器设置第一阈值电压状态与第一阈值电压状态之间的间隔。 在多位单元中形成与所分配的阈值电压状态对应的编程部分（130）形式分布。
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