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公开(公告)号：KR101430169B1
公开(公告)日：2014-08-14
申请号：KR1020080071896
申请日：2008-07-23
Applicant: 삼성전자주식회사
Abstract: 메모리 셀에 프로그램 전압을 인가하는 단계와; 프로그램 전압 인가후 전하의 안정화를 촉진하도록 보충 펄스를 인가하는 단계와; 상기 보충 펄스에 이어서 상기 메모리 셀에 회복 전압을 인가하는 단계와; 상기 회복 전압 인가후에 검증 전압을 인가하여 검증하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법이 개시되어 있다.
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公开(公告)号：KR101301773B1
公开(公告)日：2013-09-02
申请号：KR1020070108026
申请日：2007-10-25
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C2211/5621
Abstract: 멀티 비트 프로그래밍 장치 및 방법이 제공된다. 본 발명의 멀티 비트 프로그래밍 장치는 N비트의 데이터에 2
N 개의 문턱 전압 상태들 중 어느 하나를 할당하는 제1 제어부, 상기 2
N 개의 문턱 전압 상태들 중 인접한 문턱 전압 상태들을 제1 간격 또는 제2 간격 중 어느 하나만큼 이격시키는 제2 제어부, 및 상기 하나 이상의 멀티 비트 셀 각각에 상기 할당된 문턱 전압 상태를 형성하여 상기 N비트의 데이터를 프로그래밍하는 프로그래밍부를 포함하는 것을 특징으로 하며, 이를 통해 데이터를 읽을 때의 오류 비율(error rate)을 줄일 수 있다.
멀티 비트 프로그래밍, 문턱 전압 산포Abstract translation: 提供了一种多位编程设备和方法。 本发明的多位编程装置是一种多位编程装置，
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公开(公告)号：KR101281682B1
公开(公告)日：2013-07-03
申请号：KR1020070087290
申请日：2007-08-29
Applicant: 삼성전자주식회사
IPC: H01L21/316 , H01L21/8247 , H01L27/115 , B82Y40/00
CPC classification number: H01L21/28282 , H01L21/02178 , H01L21/02263 , H01L21/02356 , H01L21/02362 , H01L21/31604 , H01L21/3162
Abstract: 알루미늄 산화물층 형성방법 및 이를 이용한 전하 트랩형 메모리 소자의 제조 방법이 개시되어 있다. 개시된 본 발명은 하부막 상에 비정질 알루미늄 산화물층을 형성하는 제1 단계, 상기 비정질 알루미늄 산화물층 상에 결정질 보조층을 형성하는 제2 단계 및 상기 비정질 알루미늄 산화물층을 결정화하는 제3 단계를 포함하는 것을 특징으로 하는 알파 알루미늄 산화물층 형성방법 및 이를 이용한 메모리 소자의 제조 방법을 제공한다. 상기 제2 단계는 상기 비정질 알루미늄 산화물층 상에 비정질 보조층을 형성하는 단계 및 상기 비정질 보조층을 결정화하는 단계를 포함할 수 있다.
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公开(公告)号：KR1020090105420A
公开(公告)日：2009-10-07
申请号：KR1020080030859
申请日：2008-04-02
Applicant: 삼성전자주식회사
IPC: G11C29/04
CPC classification number: G11C11/5692 , G11C17/16 , G11C2216/26 , H01L23/5252 , H01L27/112 , H01L27/11206 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A multi-level anti-fuse and an operating method thereof are provided to reduce a size of a chip by decreasing the number of sensors per the anti-fuse. CONSTITUTION: A multi-level anti-fuse includes at least three anti-fuses(100,200,300). At least three anti-fuses includes a plurality of anti-fuses which are connected in parallel and one anti-fuse serially connected to the parallel structure. The resistance of the parallel is lowered than the serially connected anti-fuse. The dielectric layers of the plurality of anti-fuses which are connected in parallel are formed with the different thickness and have different breakdown voltages.
Abstract translation: 目的：提供多级反熔丝及其操作方法，通过减少每个反熔丝的传感器的数量来减小芯片的尺寸。 规定：多级反熔丝至少包含三个防熔丝（100,200,300）。 至少三个抗熔丝包括并联连接的多个抗熔丝和与该并联结构串联连接的一个反熔丝。 并联的电阻比串联的反熔丝低。 并联连接的多个抗熔丝的电介质层以不同的厚度形成，具有不同的击穿电压。
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公开(公告)号：KR101385251B1
公开(公告)日：2014-04-17
申请号：KR1020080030859
申请日：2008-04-02
Applicant: 삼성전자주식회사
IPC: G11C29/04
CPC classification number: G11C11/5692 , G11C17/16 , G11C2216/26 , H01L23/5252 , H01L27/112 , H01L27/11206 , H01L2924/0002 , H01L2924/00
Abstract: 병렬로 연결된 복수의 안티퓨즈와 이 병렬 연결 구조와 직렬로 연결된 적어도 하나의 안티퓨즈를 포함하여 적어도 3개 이상의 안티퓨즈를 구비하며, 병렬 연결 구조의 저항이 직렬로 연결된 안티퓨즈의 저항보다 작으며, 병렬로 연결된 복수의 안티퓨즈의 유전체층은 서로 다른 두께로 형성되어 절연 파괴 전압이 서로 다르도록 형성된 멀티 레벨 안티퓨즈 및 이를 적용하여 멀티 레벨 프로그램 오퍼레이션을 확보할 수 있는 동작 방법이 개시되어 있다.
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Patent Agency Ranking
公开(公告)号：KR101263823B1
公开(公告)日：2013-05-13
申请号：KR1020070038387
申请日：2007-04-19
Applicant: 삼성전자주식회사
CPC classification number: H01L27/11521 , G11C16/0483 , H01L27/11519 , H01L27/11524 , H01L27/11565 , H01L27/11568
Abstract: 채널부스팅을이용하지않고신뢰성있게동작가능한비휘발성메모리소자및 그동작방법이제공된다. 비휘발성메모리소자에서, 복수의메모리트랜지스터들은반도체기판상에낸드스트링으로배치된다. 스트링선택트랜지스터및 접지선택트랜지스터는상기복수의메모리트랜지스터들양단의상기반도체기판상에각각배치된다. 그리고, 비트라인은상기스트링선택트랜지스터외측의상기반도체기판및 상기접지선택트랜지스터의게이트전극에전기적으로연결된다.
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公开(公告)号：KR101248942B1
公开(公告)日：2013-03-29
申请号：KR1020070104475
申请日：2007-10-17
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/10 , G11C16/24 , G11C16/26
Abstract: 본 발명에 따른 비휘발성 메모리 장치는, 적어도 하나의 스트링, 적어도 하나의 비트 라인, 및 센싱 트랜지스터를 구비한다. 적어도 하나의 스트링은 직렬로 연결되는 복수개의 메모리 셀 트랜지스터들을 각각 포함한다. 적어도 하나의 비트 라인은 상기 적어도 하나의 스트링에 각각 대응된다. 센싱 트랜지스터는 상기 비트 라인의 전압을 센싱하는 게이트를 가지며 높은 임계 전압을 가진다. 센싱 트랜지스터의 임계 전압은, 독출 대상 메모리 셀 트랜지스터에 연결되는 독출 비트 라인에 인가되는 전압보다 낮고, 상기 독출 비트 라인에 인가되는 전압에서 소정의 전압을 감산한 전압보다 높을 수 있다.
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公开(公告)号：KR1020090103613A
公开(公告)日：2009-10-01
申请号：KR1020080029330
申请日：2008-03-28
Applicant: 삼성전자주식회사
CPC classification number: H01L23/5252 , H01L27/101 , H01L27/11206
Abstract: PURPOSE: An anti-fuse is provided to omit a separate programming transistor by including a transistor structure. CONSTITUTION: An anti-fuse includes a source(130a), a drain(130b), a channel, an anti-fuse unit, and a gate electrode(120). The anti-fuse unit is included on the channel. The gate electrode is included on the anti-fuse unit. The anti-fuse unit is destroyed by a given applied voltage. A part of the source and the drain is overlapped with the anti-fuse unit. The source and the drain have an LDD(Lightly Doped Drain) structure.
Abstract translation: 目的：提供反熔丝，以通过包括晶体管结构来省略单独的编程晶体管。 构成：反熔丝包括源极（130a），漏极（130b），沟道，反熔丝单元和栅电极（120）。 反熔丝单元包含在通道中。 栅电极被包括在反熔丝单元上。 反熔丝单元被给定的施加电压破坏。 源极和漏极的一部分与反熔丝单元重叠。 源极和漏极具有LDD（轻掺杂漏极）结构。
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公开(公告)号：KR1020090042108A
公开(公告)日：2009-04-29
申请号：KR1020070108026
申请日：2007-10-25
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G11C2211/5621
Abstract: An apparatus and method of a multi-bit programming in a multi-level memory device is provided to reduce reading failure by using a multi-level programming. A first controller(110) assigns one of 2^N bit threshold voltage states to N bit data. A first controller assigns one to 2^N threshold voltage to a data to be programmed the multi-bit cells respectively. A controller(120) assigns one to 2^N threshold voltage state by a first interval or a second interval. A second controller sets up interval between the second threshold voltage state and the first threshold voltage state the first. A programming part(130) form distribution corresponding to the allocated threshold voltage state is formed in the multi bit cell.
Abstract translation: 提供了一种在多级存储器件中进行多位编程的装置和方法，以通过使用多级编程来减少读取失败。 第一控制器（110）将2 ^ N位阈值电压状态中的一个分配给N位数据。 第一控制器分别向要编程的多位单元的数据分配1至2 N阈值电压。 控制器（120）以一个第一间隔或第二间隔分配一个至2N个阈值电压状态。 第二控制器设置第一阈值电压状态与第一阈值电压状态之间的间隔。 在多位单元中形成与所分配的阈值电压状态对应的编程部分（130）形式分布。
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公开(公告)号：KR1020090012932A
公开(公告)日：2009-02-04
申请号：KR1020070077175
申请日：2007-07-31
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: G11C16/0475 , G11C16/10 , H01L21/28282 , H01L29/513 , H01L29/7923 , G11C16/3404
Abstract: A nonvolatile memory device and a programming method for moving an electron between charge trap layers through a pad oxide layer are provided to prevent deterioration of a tunnel oxide layer and reduce power consumption by performing the programming by the electron shift. A first charge trap layer(150) is positioned on a semiconductor substrate and stores the electrons. A pad oxide layer(160) is positioned in an upper part of the first charge trap layer. A second charge trap layer(170) is positioned in the pad oxide layer and stores the electrons. In a programming mode, the electron is moved between a first edge of a first charge trap layer and the first edge of the second charge trap layer or between a second edge of the first charge trap layer and the second edge of the second charge trap layer through the pad oxide layer.
Abstract translation: 提供非易失性存储器件和用于通过焊盘氧化物层在电荷陷阱层之间移动电子的编程方法，以防止隧道氧化物层的劣化，并通过执行电子位移的编程来降低功耗。 第一电荷陷阱层（150）位于半导体衬底上并存储电子。 衬垫氧化物层（160）位于第一电荷陷阱层的上部。 第二电荷陷阱层（170）位于焊盘氧化物层中并存储电子。 在编程模式中，电子在第一电荷陷阱层的第一边缘和第二电荷陷阱层的第一边缘之间或第一电荷俘获层的第二边缘和第二电荷俘获层的第二边缘之间移动 通过垫氧化层。
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