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公开(公告)号：KR1020160045440A
公开(公告)日：2016-04-27
申请号：KR1020140140977
申请日：2014-10-17
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66795 , H01L21/76229 , H01L29/66545 , H01L29/785 , H01L29/7843 , H01L29/7855
Abstract: 제1 컷필드게이트패턴및 제1 핀게이트패턴을포함하고, 상기제1 컷필드게이트패턴은제1 부분에서절연성제1 컷필드게이트코어, 및제2 부분에서전도성제1 컷필드게이트전극을포함하고, 상기제1 핀게이트패턴은제1 부분에서절연성제1 핀게이트코어를포함하고, 및제2 부분에서전도성제1 핀게이트전극을포함하고, 상기제1 컷필드게이트코어의상면및 상기제1 핀게이트코어의상면은공면(co-planar)을갖는반도체소자가설명된다.
Abstract translation: 公开了一种包括第一切割场栅极图案和第一鳍状栅极图案的半导体器件。 第一切割场栅极图案包括：第一区域中的绝缘第一场栅极核心; 以及在第二区域中的导电的第一切割场栅极电极。 第一鳍栅极图案包括：第一区域中的绝缘第一场栅核心; 和第二区域中的导电第一切割场栅极电极。 第一切割磁场门芯的上表面和散热片门芯的上表面被构造成具有共面表面。 本发明的目的是提供一种具有栅芯和鳍片活性芯的半导体。
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公开(公告)号：KR100801065B1
公开(公告)日：2008-02-04
申请号：KR1020060073731
申请日：2006-08-04
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/792 , H01L27/115 , H01L27/11568 , H01L29/66833 , H01L29/7851 , H01L29/78648 , H01L29/78696 , H01L29/7926 , H01L21/28282
Abstract: A non-volatile memory device and a method for manufacturing the same are provided to increase a degree of integration by stacking independent cells in a vertical direction. An active pattern(122) is formed on a substrate and includes at least one tunnel formed in a vertical direction. A first gate structure(132) is buried into the inside of the tunnel and is formed with a first tunnel oxide layer pattern, a first charge trap layer pattern, a first dielectric layer pattern, and a first electrode pattern. A second gate structure(148) is formed on an upper surface of the active pattern and is composed of a second tunnel oxide layer pattern, a second charge trap layer pattern, a second dielectric layer pattern, and a second electrode pattern. A first impurity region(150) is formed on active patterns of both sides of the first gate structure. A second impurity region(152) is formed on active patterns of both sides of the second gate structure.
Abstract translation: 提供了一种非易失性存储器件及其制造方法，以通过在垂直方向上堆叠独立的单元来增加集成度。 活性图案（122）形成在基板上，并且包括沿垂直方向形成的至少一个隧道。 第一栅极结构（132）被埋入隧道的内部，并且形成有第一隧道氧化物层图案，第一电荷陷阱层图案，第一电介质层图案和第一电极图案。 第二栅极结构（148）形成在有源图案的上表面上，并且由第二隧道氧化物层图案，第二电荷陷阱层图案，第二电介质层图案和第二电极图案组成。 在第一栅极结构的两侧的有源图案上形成第一杂质区（150）。 在第二栅极结构的两侧的有源图案上形成第二杂质区域（152）。
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公开(公告)号：KR100712543B1
公开(公告)日：2007-04-30
申请号：KR1020050136267
申请日：2005-12-31
Applicant: 삼성전자주식회사
IPC: H01L21/336 , B82Y40/00
Abstract: 게이트전극층의 두께가 균일하고, 누설전류와 기생채널을 방지할 수 있는 다중채널을 갖는 반도체소자 및 그 제조방법을 제공한다. 그 소자 및 방법은 한쌍의 도전성영역 사이의 반도체기판 상에 배치되는 부분절연층과 부분절연층 상에 접촉되며, 제1 방향으로는 서로 이격되고 제1 방향과 소정의 각을 이루는 제2 방향으로는 도전성영역을 연결하는 적어도 둘 이상의 브릿지 부분의 채널층을 포함한다. 채널층의 주위를 둘러싸는 게이트절연층과 채널층을 둘러싸며 게이트절연층 상에 형성된 게이트전극층을 포함한다.
다중채널, 부분절연층, 브릿지, 채널층Abstract translation: 栅电极层的厚度均匀，并提供一种半导体器件及其制造具有多个能够防止泄漏电流和寄生沟道的信道的相同的方法。 该器件和方法的特征在于它们与设置在半导体衬底上的部分绝缘层接触，所述部分绝缘层位于一对导电区域之间并且在第一方向上彼此间隔开并且与第一方向成预定角度 包括连接导电区域的至少两个桥接部分的沟道层。 围绕沟道层的栅绝缘层和围绕沟道层并形成在栅绝缘层上的栅电极层。
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公开(公告)号：KR100604870B1
公开(公告)日：2006-07-31
申请号：KR1020040044512
申请日：2004-06-16
Applicant: 삼성전자주식회사
CPC classification number: H01L29/0847 , H01L29/1054 , H01L29/665 , H01L29/66621 , H01L29/66636 , H01L29/66651 , H01L29/66795 , H01L29/7851 , H01L29/78687 , H01L29/7881
Abstract: 단채널 효과를 방지하면서, 트랜지스터의 온 커런트를 개선할 수 있는 전계 효과 트랜지스터 및 그 제조방법을 개시한다. 개시된 본 발명의 전계 효과 트랜지스터는, 액티브 영역을 한정하기 위한 소자 분리막이 형성되어 있는 반도체 기판의 소정 부분에 게이트 전극이 형성된다. 상기 게이트 전극 저면에 채널층이 위치되며, 상기 게이트 전극과 상기 채널층 사이에 게이트 산화막이 개재된다. 이러한 채널층의 양측에는 소오스 및 드레인 영역이 형성된다. 이때, 상기 소오스 및 드레인 영역과, 상기 채널층이 이루는 경계는 상기 반도체 기판 표면에 대해서 실질적으로 수직을 이룬다.
어브럽트니스(abruptness), 스프레딩 저항, 온 커런트, 도핑 프로파일-
Patent Agency Ranking
公开(公告)号：KR1020050079562A
公开(公告)日：2005-08-10
申请号：KR1020040008052
申请日：2004-02-06
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/0653 , H01L29/0649 , H01L29/6659
Abstract: 매몰 절연 영역을 갖는 모오스 전계 효과 트랜지스터 및 그 제조 방법을 제공한다. 이 트랜지스터는 반도체기판 내에 형성되어 활성영역을 정의하는 소자분리막 패턴, 상기 활성영역 및 상기 소자분리막 패턴을 가로지르는 게이트 패턴, 상기 게이트 패턴 양 옆의 활성영역 내에 형성되는 소오스 영역 및 드레인 영역, 그리고 상기 소오스 영역 및 상기 드레인 영역 사이의 반도체기판 내에 형성되는 매몰 절연 영역을 구비한다. 이때, 상기 매몰 절연 영역은 상기 게이트 패턴의 하부면으로부터 소정의 깊이만큼 이격되어 매몰된다. 또한, 상기 매몰 절연 영역 상에 배치된 상기 반도체기판의 활성영역은 불연속적 경계면을 갖지 않는 반도체이다.
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公开(公告)号：KR1020050061883A
公开(公告)日：2005-06-23
申请号：KR1020030093437
申请日：2003-12-18
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L29/66651 , H01L27/10873 , H01L29/0653 , H01L29/66659
Abstract: 비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는 방법이 개시된다. 상기 디램셀은 하부 반도체기판을 구비한다. 상부 실리콘 패턴이 상기 하부 반도체기판 상에 위치한다. 상기 상부 실리콘 패턴은 채널영역 및 상기 채널영역에 의해 서로 이격된 소오스/드레인 영역들을 포함한다. 게이트 전극이 상기 상부 실리콘 패턴과 전기적으로 절연되어 상기 채널영역 상부를 가로지른다. 또한, 비트 라인 및 셀 커패시터가 각각 상기 소오스 영역 및 상기 드레인 영역에 전기적으로 접속된다. 한편, 상기 셀 커패시터가 전기적으로 접속된 드레인 영역과 상기 하부 반도체기판 사이에 매몰절연막이 개재된다. 상기 매몰절연막은 상기 채널영역과 상기 하부 반도체기판 사이에 부분적으로 개재되는 연장부를 갖는다. 이에 따라, 부유 바디(floating body) 문제를 해결하면서 디램셀의 누설전류 특성을 향상시킬 수 있다.
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公开(公告)号：KR1020000067343A
公开(公告)日：2000-11-15
申请号：KR1019990015075
申请日：1999-04-27
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: PURPOSE: A method for manufacturing a hard mask is provided to greatly reduce a reflection of a conductive layer by firstly forming an anti-reflection layer on the conductive layer to etch, and to prevent a bridge between interconnections caused by a topology defect in a gate spacer by forming a gate electrode using the hard mask. CONSTITUTION: In a method for manufacturing a hard mask to etch conductive layers(104,106), the hard mask includes an anti-reflection layer(108). The anti-reflection layer is formed on the conductive layers, and the hard mask is formed on the conductive layers. The conductive layers are a stacked multilayer wherein a polysilicon layer and a tungsten silicide layer are sequentially formed. The hard mask is a stacked multilayer, wherein the anti-reflection layer and an oxidation layer are sequentially formed.
Abstract translation: 目的：提供一种用于制造硬掩模的方法，以通过首先在导电层上形成抗反射层来蚀刻导电层，以便大大减少导电层的反射，并防止由栅极中的拓扑缺陷引起的互连之间的桥接 通过使用硬掩模形成栅电极来形成间隔物。 构成：在用于制造硬掩模以蚀刻导电层（104,106）的方法中，硬掩模包括抗反射层（108）。 在导电层上形成防反射层，在导电层上形成硬掩模。 导电层是层叠的多层，其中依次形成多晶硅层和硅化钨层。 硬掩模是层叠的多层，其中依次形成抗反射层和氧化层。
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公开(公告)号：KR1020160122909A
公开(公告)日：2016-10-25
申请号：KR1020150052553
申请日：2015-04-14
Applicant: 삼성전자주식회사
IPC: H01L29/423 , H01L29/66 , H01L21/318
CPC classification number: H01L29/408 , H01L27/1104 , H01L29/41791 , H01L29/66545 , H01L29/66795 , H01L29/7848 , H01L29/785
Abstract: 본발명은전계효과트랜지스터를포함하는반도체소자에관한것으로, 보다구체적으로는그의상부에활성패턴을갖는기판; 상기활성패턴을가로지르는게이트전극; 및상기게이트전극상의캡핑구조체를포함할수 있다. 이때, 상기캡핑구조체는, 상기게이트전극상에순차적으로적층된제1 캡핑패턴및 제2 캡핑패턴을포함하고, 상기제2 캡핑패턴은상기제1 캡핑패턴의상면을완전히덮으며, 상기제2 캡핑패턴의유전상수는상기제1 캡핑패턴의유전상수보다더 높을수 있다.
Abstract translation: 提供了具有场效应晶体管的半导体器件。 半导体器件包括衬底，衬底上的有源图案，与有源图案交叉的栅电极和栅电极上的封盖结构。 封盖结构包括顺序地堆叠在栅电极上的第一和第二封盖图案。 第二封盖图案完全覆盖第一封盖图案的顶表面，并且第二封盖图案的介电常数大于第一封盖图案的介电常数。
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公开(公告)号：KR1020160118090A
公开(公告)日：2016-10-11
申请号：KR1020150046420
申请日：2015-04-01
Applicant: 삼성전자주식회사
CPC classification number: H01L29/785 , H01L29/0649 , H01L29/41791 , H01L29/66545
Abstract: 기판상에돌출한핀 액티브영역및 상기핀 액티브영역을정의하는아이솔레이션영역, 상기핀 액티브영역및 상기아이솔레이션영역과교차하는게이트패턴, 및상기게이트패턴의측면상에형성되어상기아이솔레이션영역의표면상으로연장하는게이트스페이서를포함하는반도체소자가설명된다.
Abstract translation: 一种半导体器件，包括从衬底突出的翅片有源区和限定鳍有源区的隔离区，与鳍有源区和隔离区相交的栅极图案，以及形成在栅极图案的侧表面上并延伸到 提供了隔离区域的表面。
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