公开(公告)号：KR1020130104850A

公开(公告)日：2013-09-25

申请号：KR1020120026751

申请日：2012-03-15

Applicant: 삼성전자주식회사

Inventor： 이몽섭 ,  손윤호 ,  심우관 ,  이찬민 ,  황인석

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L29/78 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent a conductive pattern or a substrate from being etched and to prevent a conductive material from being oxidized due to a nitride pattern. CONSTITUTION: A substrate (100) includes a device isolation pattern (102) which limits an active pattern (104). A first impurity area (116a) and a second impurity area (116b) are formed on the active patterns which are formed on both sides of a gate electrode. The first impurity area includes a recess area which is lower than the upper surface of the substrate. A bit line (135) crosses the gate electrode. A first contact (125) electrically connects the first impurity area to the bit line. A first nitride pattern (148) is arranged on the lower lateral surface of the first contact.

Abstract translation: 目的：提供半导体器件及其制造方法，以防止导电图案或衬底被蚀刻，并防止导电材料由于氮化物图案而被氧化。 构成：衬底（100）包括限制活性图案（104）的器件隔离图案（102）。 在形成在栅电极两侧的有源图案上形成第一杂质区（116a）和第二杂质区（116b）。 第一杂质区域包括比衬底的上表面低的凹陷区域。 位线（135）穿过栅电极。 第一触点（125）将第一杂质区电连接到位线。 第一氮化物图案（148）布置在第一触点的下侧表面上。

公开(公告)号：KR101887144B1

公开(公告)日：2018-08-09

申请号：KR1020120026751

申请日：2012-03-15

Applicant: 삼성전자주식회사

Inventor： 이몽섭 ,  손윤호 ,  심우관 ,  이찬민 ,  황인석

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L29/78 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888

Abstract: 반도체소자및 이를제조하는방법을제공한다. 반도체소자는, 액티브패턴들을한정하는소자분리패턴을포함하는기판, 액티브패턴들을가로지르는게이트전극, 게이트전극양측액티브패턴들에형성된제1 불순물영역및 제2 불순물영역, 게이트전극을가로지르는비트라인, 제1 불순물영역과상기비트라인을전기적으로연결하는제1 콘택및 제1 콘택의하부에배치되는제1 질화패턴을포함한다. 비트라인의연장방향과수직인방향으로절단한단면에서, 제1 콘택의폭이비트라인의폭과실질적으로동일하다.

公开(公告)号：KR1020140088826A

公开(公告)日：2014-07-11

申请号：KR1020130008164

申请日：2013-01-24

Applicant: 삼성전자주식회사

Inventor： 김세표 ,  이동복 ,  이찬민

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/2409 ,  H01L21/2018 ,  H01L45/06 ,  H01L45/1233

Abstract: A lower line is formed on a substrate. A diode is formed on the lower line. A pair of insulating patterns is adjacent to the sides of the diode and is separated from each other. A data storage element is formed on the diode. The upper end of the diode protrudes at a higher level than the insulating patterns.

Abstract translation: 在基板上形成下线。 在下线形成二极管。 一对绝缘图案与二极管的侧面相邻并且彼此分离。 数据存储元件形成在二极管上。 二极管的上端突出在比绝缘图案高的位置。

公开(公告)号：KR1020150121767A

公开(公告)日：2015-10-30

申请号：KR1020140047449

申请日：2014-04-21

Applicant: 삼성전자주식회사

Inventor： 이동진 ,  장성호 ,  김지영 ,  김강욱 ,  이찬민 ,  장주연

IPC: H01L21/027

CPC classification number: H01L27/10885 ,  H01L21/32134 ,  H01L21/32135 ,  H01L21/32139 ,  H01L27/10888 ,  H01L27/10894 ,  H01L27/10897 ,  H01L21/0274

Abstract: 반도체장치의제조방법이개시된다. 기판의셀 영역과주변회로영역상에제1 배선막및 식각버퍼막을순차적으로형성하고, 셀영역의제1 소스/드레인영역및 이에인접한소자분리영역의일부를노출하도록식각버퍼막및 제1 배선막을식각하여콘택홀을형성하고, 콘택홀내에제1 소스/드레인영역과연결되는비트라인콘택을형성하고, 기판상에제2 배선막을형성하고, 그리고제2 배선막, 식각버퍼막, 및제1 배선막을패터닝하여셀 영역및 주변영역상에비트라인및 주변게이트를각각형성한다.

Abstract translation: 公开了一种半导体器件的制造方法。 在基板的单元区域和外围电路中依次形成第一布线层和蚀刻缓冲层。 通过蚀刻蚀刻缓冲层和第一布线层来形成接触孔，以暴露单元区域的第一源极/漏极区域以及与其相邻的元件分离区域的一部分。 在接触孔中形成连接到第一源极/漏极区的位线接触。 在基板上形成第二布线层。 通过对第二布线层，蚀刻缓冲层和第一布线层进行图案化，在单元区域和周边区域中分别形成位线和外围栅极。

公开(公告)号：KR1020130026266A

公开(公告)日：2013-03-13

申请号：KR1020110089771

申请日：2011-09-05

Applicant: 삼성전자주식회사

Inventor： 김윤재 ,  신철호 ,  이찬민 ,  김남건

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10885 ,  H01L27/10894 ,  H01L27/10897

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent a stringer by forming an etch stop layer after a peripheral circuit gate electrode is formed in a peripheral circuit region. CONSTITUTION: A device isolation layer(102) defining an active region(104) is formed on a substrate(100). A buried gate pattern is formed on the substrate in a first direction to fill trenches across the active region and the device isolation layer. An etch stop layer(120) and a first insulation layer(122) are successively formed on the substrate. A bit line structure is formed on the first insulation layer and is extended in a second direction across the buried gate pattern. The bit line structure includes a barrier pattern(130), a metal pattern(132), and a capping pattern(134). A second insulation layer(140) covers the bit line structure.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以在外围电路栅极形成在外围电路区域中之后通过形成蚀刻停止层来防止桁条。 构成：在衬底（100）上形成限定有源区（104）的器件隔离层（102）。 在第一方向上在衬底上形成掩埋栅极图案，以跨越有源区域和器件隔离层填充沟槽。 在衬底上依次形成蚀刻停止层（120）和第一绝缘层（122）。 位线结构形成在第一绝缘层上，并沿第二方向延伸穿过掩埋栅极图案。 位线结构包括阻挡图案（130），金属图案（132）和封盖图案（134）。 第二绝缘层（140）覆盖位线结构。

公开(公告)号：KR1020170118541A

公开(公告)日：2017-10-25

申请号：KR1020160046488

申请日：2016-04-15

Applicant: 삼성전자주식회사

Inventor： 이찬민 ,  김영재

IPC: H01L21/311 ,  H01L21/3213 ,  H01L21/683 ,  H01L21/67

CPC classification number: H01L27/10888 ,  H01L21/6831 ,  H01L21/76224 ,  H01L21/76883 ,  H01L27/10814 ,  H01L27/10885 ,  H01L27/10891

Abstract: 본발명의반도체소자의제조방법은기판상부에물질층과마스크패턴을형성하는단계; 상기물질층및 마스크패턴을구비하는기판을식각챔버내의정전척에로딩하는단계; 및상기마스크패턴을식각마스크로상기물질층을건식식각하여물질패턴을형성하는단계를포함한다. 상기물질층을건식식각하는단계는, 상기기판에대해수평방향으로상기물질패턴의측면과도식각조절을위해상기식각챔버의압력을조절하는단계; 및상기기판에대해수직방향으로상기물질패턴의미 식각조절을위해상기정전척의온도를조절하는단계를포함한다.

Abstract translation: 本发明的制造半导体器件的方法包括：在衬底上形成材料层和掩模图案; 将具有材料层和掩模图案的衬底装载到蚀刻室中的静电吸盘中; 并且使用掩模图案作为蚀刻掩模干燥蚀刻材料层以形成材料图案。 其中，对所述材料层进行干法刻蚀的步骤包括：调整所述刻蚀腔室内的压力，以对所述材料图案在相对于所述衬底的水平方向上进行侧向瞬时刻蚀控制; 并且调整静电吸盘的温度以控制材料图案意味着在垂直于基板的方向上进行蚀刻。