公开(公告)号：WO2022114395A1

公开(公告)日：2022-06-02

申请号：PCT/KR2021/001394

申请日：2021-02-03

Applicant: 삼성전자주식회사

Inventor： 정창규 ,  민성용 ,  장경운 ,  조광래

IPC: H01L25/075 ,  H01L27/12 ,  H01L25/16 ,  H01L21/52 ,  H01L33/62

Abstract: 디스플레이 모듈이 개시된다. 개시된 디스플레이 모듈은 다수의 전극 패드가 배열된 기판; 및 상기 다수의 기판 전극 패드에 전기적으로 연결되는 다수의 마이크로 LED;를 포함하며, 상기 다수의 기판 전극 패드는 하나의 픽셀 당 적어도 4개가 구비되며,각 기판 전극 패드는 다수의 접촉 돌기가 형성된 제1 영역과, 리페어용 마이크로 LED를 전기적으로 연결하기 위한 제2 영역을 포함한다.

公开(公告)号：WO2021177620A1

公开(公告)日：2021-09-10

申请号：PCT/KR2021/001761

申请日：2021-02-10

Applicant: 삼성전자주식회사

Inventor： 이창준 ,  장경운 ,  조광래

IPC: H01L27/15 ,  H01L27/12 ,  H01L21/768

Abstract: 측면 배선이 형성된 글라스 기판을 구비한 디스플레이 모듈 및 디스플레이 모듈 제조 방법이 개시된다. 디스플레이 모듈은, 전면에 TFT 층이 배치되고 후면에 TFT 층을 구동하기 위한 구동 회로가 배치된 글라스 기판과, 글라스 기판의 TFT 층에 전기적으로 연결된 다수의 LED와, 글라스 기판의 전면의 에지 영역에 형성되어 배선을 통해 TFT 층에 구비된 TFT 회로와 전기적으로 연결된 다수의 제1 접속 패드와, 글라스 기판의 후면의 에지 영역에 형성되어 배선을 통해 구동 회로와 전기적으로 연결된 다수의 제2 접속 패드와, 글라스 기판의 측면보다 글라스 기판의 내측으로 인입된 위치에 있도록 글라스 기판의 측면에 간격을 두고 배치되는 다수의 요홈에 형성되어 제1 및 제2 접속 패드를 전기적으로 연결하는 다수의 측면 배선을 포함하며, 제1 및 제2 접속 패드는 글라스 기판의 측면으로부터 글라스 기판의 내측으로 일정 거리 이격되고, 다수의 요홈은 각각 양측이 제1 및 제2 접속 패드에 대응하는 위치에 배치된다.

公开(公告)号：KR1020150081765A

公开(公告)日：2015-07-15

申请号：KR1020140001560

申请日：2014-01-06

Applicant: 삼성전자주식회사

Inventor： 김동휘 ,  하영희 ,  장창재 ,  조광래 ,  조진호

IPC: G09G5/36

CPC classification number: G09G5/14 ,  G02B27/017 ,  G02B27/2228 ,  G02B2027/0118 ,  G02B2027/014 ,  G09G3/003 ,  G09G5/397 ,  G09G2310/0205 ,  G09G2310/0221 ,  G09G2340/14 ,  G09G2352/00 ,  G09G2360/12 ,  G09G2360/18 ,  H04N13/344 ,  H04N13/356 ,  H04N13/398

Abstract: 본발명은영상데이터출력에관한것으로, 다양한실시예는프레임메모리를표시패널의일부영역에출력될하나의영상프레임에해당하는영상데이터사이즈에대응하는일부메모리영역으로정의하거나복수의메모리영역으로구분하는과정, 상기메모리영역들에영상컨텐츠의연속된영상프레임들에해당하는영상데이터들을기입하는과정, 상기메모리영역에접근하여기입된영상데이터들을읽는과정, 상기읽어온 영상데이터들을복수의패널영역으로구분된표시패널에출력하는과정을포함하는영상데이터출력제어방법및 이를지원하는장치를개시할수 있다. 여기서본 발명이상술한구성에한정되는것은아니며, 발명의상세한설명에기재된다양한실시예들로서이해되어야할 것이다.

Abstract translation: 本发明涉及图像数据的输出。 根据各种实施例公开了一种用于控制图像数据的输出的方法和用于支持图像数据的装置的方法，其中用于控制图像数据的输出的方法包括以下步骤：将帧存储器定义到存储区域的一部分 对应于对应于要在显示面板的一部分上输出或将其定义为多个存储区域的一个图像帧的图像数据大小; 将与图像内容的连续图像帧对应的图像数据输入到存储区域中; 通过访问存储区域读取输入的图像数据; 并将读取的图像数据输出到分成多个面板区域的显示面板。 这里，本发明不限于上述结构，通过本发明的详细描述中描述的各种实施例，可以理解本发明。

公开(公告)号：KR1020050112766A

公开(公告)日：2005-12-01

申请号：KR1020040038174

申请日：2004-05-28

Applicant: 삼성전자주식회사

Inventor： 조광래

IPC: H01L27/04

CPC classification number: H01L28/60 ,  H01L27/0805

Abstract: 본 발명은 대용량 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터의 제조방법은, 먼저, 반도체 기판상에 하부 전극을 형성하고, 상기 하부 전극 상부에 제 1 유전막, 중간 전극 및 제 2 유전막을 순차적으로 형성한다. 상기 제 2 유전막 상부에 금속간 절연막을 형성한다음, 상기 금속간 절연막의 소정 부분을 식각하여 상부 전극 영역 및 비아홀 영역을 형성한다. 상기 비아홀 영역의 제 2 유전막을 선택적으로 식각하여 중간 전극을 노출시킨다음, 상기 상부 전극 영역 및 비아홀 영역에 금속막을 형성하여, 상부 전극 및 콘택 플러그를 형성한다.

公开(公告)号：KR100504114B1

公开(公告)日：2005-07-27

申请号：KR1020020050116

申请日：2002-08-23

Applicant: 삼성전자주식회사

Inventor： 조광래 ,  허부영 ,  정승호

IPC: G11C29/00

CPC classification number: G11C29/822 ,  G11C29/785

Abstract: 불량 셀 구제 기능을 갖는 롬 및 그 구제 방법은 불량이 발생한 메모리 셀에 대하여 비트 셀 단위로 불량을 구제한다. 불량 유형에 따라 불량이 발생한 셀을 롬 메모리 장치내에 있는 접지선 또는 동작전압선을 사용하여 구제한다. 이에 따라, 구제를 위한 별도의 셀을 준비할 필요가 없으며, 또한 구제 후 이에 대한 검사가 불필요하다.

公开(公告)号：KR1019980040627A

公开(公告)日：1998-08-17

申请号：KR1019960059851

申请日：1996-11-29

Applicant: 삼성전자주식회사

Inventor： 조광래

IPC: H01L27/108

Abstract: 반도체 장치의 커패시터 제조방법에 관하여 개시한다. 본 발명은 트랜지스터가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계와, 사진식각공정을 이용하여 상기 재1 절연막을 소정깊이로 식각하여 홀을 형성하는 단계와, 상기 홀의 바닥에 형성된 절연막을 식각하여 트랜지스터와 접속하는 콘택홀을 형성하는 단계와, 콘택홀이 형성된 결과물 전면에 스토리지 전극용 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 상기 홀을 충분히 매립하도록 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 식각하여 상기 홀에 매립된 제2 절연막 패턴을 형성하는 단계와, 상기 제2 절연막 패턴과 상기 제1 절연막 상의 제1 도전막을 식각하여 상기 홀에 상기 트랜지스터와 연결되는 실리더형 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극이 형성된 결과물 전면에 유전체막 및 플레이트 전극을 형성� ��는 단계를 포함한다. 본 발명은 스토리지 전극을 위한 셀 패터닝 먼저 수행하고 콘택홀을 형성하기 때문에 두 층 사이의 사진공정마진이 늘어나는 장점이 있다. 또한, 단순한 공정으로 실리더형 스토리지 전극을 형성함으로써 셀 커패시턴스를 증가시킬 수 있다.

公开(公告)号：KR100564626B1

公开(公告)日：2006-03-28

申请号：KR1020040038174

申请日：2004-05-28

Applicant: 삼성전자주식회사

Inventor： 조광래

IPC: H01L27/04

CPC classification number: H01L28/60 ,  H01L27/0805

Abstract: 본 발명은 대용량 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터의 제조방법은, 먼저, 반도체 기판상에 하부 전극을 형성하고, 상기 하부 전극 상부에 제 1 유전막, 중간 전극 및 제 2 유전막을 순차적으로 형성한다. 상기 제 2 유전막 상부에 금속간 절연막을 형성한다음, 상기 금속간 절연막의 소정 부분을 식각하여 상부 전극 영역 및 비아홀 영역을 형성한다. 상기 비아홀 영역의 제 2 유전막을 선택적으로 식각하여 중간 전극을 노출시킨다음, 상기 상부 전극 영역 및 비아홀 영역에 금속막을 형성하여, 상부 전극 및 콘택 플러그를 형성한다.
MIM, 아날로그, 캐패시터, 병렬

公开(公告)号：KR1020020078997A

公开(公告)日：2002-10-19

申请号：KR1020010019526

申请日：2001-04-12

Applicant: 삼성전자주식회사

Inventor： 조광래

IPC: H01L21/316

Abstract: PURPOSE: A structure of an interconnection insulating layer using Hydrogen Silsesquioxane(HSQ) is provided to improve filling-up characteristic of via holes by filling HSQ only between neighboring wires. CONSTITUTION: The interconnection insulating layer(100) is covered with plural interconnection patterns(200) composed of a conducting pattern(120), a barrier metal pattern(130) and a diffusion barrier pattern(140) and an interconnection insulating pattern(151) is surrounded by them. The plural interconnection patterns are covered with an interlayer dielectric(160), containing via holes(170) through it ,exposing the metal barrier layer and filled up by a via plug.

Abstract translation: 目的：提供使用氢倍半硅氧烷（HSQ）的互连绝缘层的结构，以通过仅在相邻导线之间填充HSQ来改善通孔的填充特性。 构成：互连绝缘层（100）被由导电图案（120），阻挡金属图案（130）和扩散阻挡图案（140）和互连绝缘图案（151）构成的多个互连图案（200）覆盖， 被他们包围。 多个互连图案被覆盖有通过其的通孔（170）的层间电介质（160），暴露金属阻挡层并由通孔插塞填充。

公开(公告)号：KR1019990065182A

公开(公告)日：1999-08-05

申请号：KR1019980000360

申请日：1998-01-09

Applicant: 삼성전자주식회사

Inventor： 조광래

IPC: H01L27/04

Abstract: 본 발명에 의한 반도체 장치의 커패시터 및 그 제조방법은 접촉홀에 채워진 부분중 일부 측면이 노출된 스토리지 노드를 구비한다. 상기 스토리지 노드의 접촉홀에 채워진 부분의 일부 측면이 노출됨으로써 접촉홀 밖으로 노출된 스토리지 노드의 표면적에 더해서 상기 스토리지 노드의 전체 표면적이 증가된다. 이 결과, 커패시터의 커패시턴스가 증가된다. 또한, 상기 스토리지 노드의 상기 접촉홀에 채워진 부분의 일부측면을 노출시킨다는 것은 결국, 상기 접촉홀의 측면과 스토리지 노드의 상기 접촉홀에 채워진 부분중 일부 측면을 분리시켜 상기 스토리지 노드간의 간격을 이격시키는 것이 된다. 따라서, 상기 스토리지 노드 사이에 브리지가 형성되는 것을 미연에 방지할 수 있는 잇점도 있다.

公开(公告)号：KR1019980028939A

公开(公告)日：1998-07-15

申请号：KR1019960048134

申请日：1996-10-24

Applicant: 삼성전자주식회사

Inventor： 조광래 ,  최진규

IPC: H01L29/40

Abstract: 트랜지스터의 게이트 전극의 제조 방법 및 그에 따라 제조되는 게이트 전극의 구조에 관하여 개시한다. 이는 반도체 기판 상에 게이트 산화막과 폴리실리콘층 및 실리사이드층을 순차적으로 적층하는 단계, 적층물 상에 식각 방지 산화막을 형성한 후, 패터닝하여 실리사이드층의 소정부를 노출시키도록 형성된 식각 방지 산화막 패턴을 마스크로 이용하는 식각 공정을 진행하여 패턴닝하는 단계, 식각 공정시 발생된 폴리머를 제거하는 단계, 폴리머 세정시 부피가 감축된 실리사이드층 패턴의 양 측면에 수축 보상 산화막을 형성하는 단계 및 수축 보상 산화막 및 게이트 복합 패턴을 포함하도록 층간 절연막을 기판 전면에 증착하고, 이를 패터닝하여 게이트 복합 패턴의 상면 및 측면 상에 소정 두께를 가지는 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다. 이로써, 게이트 전극을 제조하는 과정에서 실리사이드층이 수축되어 층간 절연막 내부에 보이드가 발생되는 것을 방지함으로써 후속 형성되는 랜딩 패드의 전기적 절연을 안정적으로 확보할 수 있다.