公开(公告)号：KR1020030030627A

公开(公告)日：2003-04-18

申请号：KR1020010062850

申请日：2001-10-12

Applicant: 삼성전자주식회사

Inventor： 유재철 ,  조찬형

IPC: H01L29/78

Abstract: PURPOSE: A method for fabricating a semiconductor device with a T-shaped gate electrode is provided to reduce the parasitic capacitance of the transistor by decreasing the area of the source/drain overlapped with the gate electrode. CONSTITUTION: A gate insulating layer and a bottom gate layer are formed on a semiconductor substrate(200). The bottom gate layer is doped, and a top gate layer is formed on the entire surface of the doped bottom gate layer. The top and the bottom gate layers are sequentially patterned such that a gate insulating layer pattern(202n,202p) and a gate electrode(204n,204p,214) are sequentially formed on the semiconductor substrate(200), and both lateral walls of the gate electrode(204n,204p) have an undercut region(C). The semiconductor substrate(200) with the gate electrode(204n,204p,214) then suffers the thermal oxidation such that a thermally oxidized film(216) is formed on the exposed surface of the gate electrode(204n,204p,214).

Abstract translation: 目的：提供一种用于制造具有T形栅电极的半导体器件的方法，通过减小与栅电极重叠的源极/漏极的面积来减小晶体管的寄生电容。 构成：在半导体衬底（200）上形成栅绝缘层和底栅层。 掺杂底栅层，并且在掺杂的底栅层的整个表面上形成顶栅层。 顶栅层和底栅层被顺序地图案化，使得栅极绝缘层图案（202n，202p）和栅电极（204n，204p，214）依次形成在半导体衬底（200）上，并且两个侧壁 栅电极（204n，204p）具有底切区域（C）。 然后，具有栅电极（204n，204p，214）的半导体衬底（200）受到热氧化，使得在栅电极（204n，204p，214）的暴露表面上形成热氧化膜（216）。

公开(公告)号：KR1020070077670A

公开(公告)日：2007-07-27

申请号：KR1020060007378

申请日：2006-01-24

Applicant: 삼성전자주식회사

Inventor： 조찬형 ,  박형무 ,  주섭열 ,  김경우

IPC: H01L21/28

CPC classification number: H01L21/76807 ,  H01L21/76829 ,  H01L21/76877

Abstract: A method for fabricating a semiconductor memory device and the semiconductor memory device fabricated by the same are provided to decrease resistance of via holes by increasing overlap margin between the via holes and a trench. A first interlayer dielectric(114), an etch stop layer and a second interlayer dielectric(118) are sequentially formed on a lower wiring(110), and then are partially etched to form via holes(132,134) exposing an upper surface of the lower wiring. A sacrificial layer(140) is formed to fill a portion of the via holes. The second interlayer dielectric formed on the via hole is etched to expand an upper portion of the via hole. After removing the sacrificial layer, a trench which is connected to the via hole is formed. An upper wiring is formed to fill the via holes and the trench.

Abstract translation: 提供一种用于制造半导体存储器件的方法和由其制造的半导体存储器件，以通过增加通孔和沟槽之间的重叠裕度来降低通孔的电阻。 第一层间电介质（114），蚀刻停止层和第二层间电介质（118）依次形成在下布线（110）上，然后被部分蚀刻以形成露出下部布线（110）的上表面的通孔（132,134） 接线。 形成牺牲层（140）以填充通孔的一部分。 在通孔上形成的第二层间电介质被蚀刻以扩大通孔的上部。 在去除牺牲层之后，形成连接到通孔的沟槽。 形成上部布线以填充通孔和沟槽。

公开(公告)号：KR1020010104570A

公开(公告)日：2001-11-26

申请号：KR1020000025819

申请日：2000-05-15

Applicant: 삼성전자주식회사

Inventor： 최철환 ,  조찬형 ,  장성환

IPC: H01L21/205

Abstract: 본 발명은 제 1 면과 가공면을 갖는 화학기상 증착장치의 샤워헤드를 제공한다. 제 1 면은 화학기상 증착공정이 진행되는 웨이퍼와 마주보도록 배치된다. 가공면은 상기 제 1 면상에 요철형상으로 형성된다. 이와 같은 본 발명의 화학기상 증착장치의 샤워헤드에 의하면, 샤워헤드에 도포되는 막과 접촉되는 표면적이 증가되므로 파티클의 발생을 감소시킬 수 있으며, 세정시까지 샤워헤드에 도포된 막이 이탈되는 경향을 감소시킬 수 있다.

公开(公告)号：KR1020010083328A

公开(公告)日：2001-09-01

申请号：KR1020000006259

申请日：2000-02-10

Applicant: 삼성전자주식회사

Inventor： 장성환 ,  조찬형 ,  최철환

IPC: C30B25/14

CPC classification number: H01L21/0262 ,  C23C16/45565

Abstract: PURPOSE: A shower head used in a chemical vapor deposition process is provided which prevents a film material from being deposited on the surface of the shower head. CONSTITUTION: In a shower head (100) used in a chemical vapor deposition line for ejecting a reactive gas with a semiconductor wafer, the shower head of a chemical vapor deposition line comprises a plurality of ejecting holes through which a reactive gas is flown; and a cooling means (120) for cooling the shower head (100) so that a film material is not deposited onto the surface of the shower head, wherein the cooling means (120) is equipped with a cooling line (126) installed between the plurality of ejecting holes inside the shower head (100), an inlet (122) through which cooling water supplied through an external supply line (130) is flown into the cooling line (126), and an outlet (124) through which cooling water passing through the cooling line (126) is drained into an external drain line (140).

Abstract translation: 目的：提供用于化学气相沉积工艺的淋浴喷头，其防止膜材料沉积在淋浴喷头的表面上。 构成：在化学气相沉积管中用于喷射与半导体晶片反应气体的喷淋头（100）中，化学气相沉积生产线的喷淋头包括多个喷射孔，通过该排出孔反应气体; 和冷却装置（120），用于冷却淋浴喷头（100），使得薄膜材料不会沉积在淋浴喷头的表面上，其中冷却装置（120）装备有冷却管线（126） 淋浴头（100）内的多个喷射孔，通过外部供应管线（130）供应的冷却水流入冷却管线（126）的入口（122）和出口（124），冷却水 通过冷却管线（126）被排出到外部排出管线（140）中。

公开(公告)号：KR1020000018646A

公开(公告)日：2000-04-06

申请号：KR1019980036319

申请日：1998-09-03

Applicant: 삼성전자주식회사

Inventor： 박주성 ,  조찬형

IPC: H01L21/768

CPC classification number: H01L23/5226 ,  H01L21/76802 ,  H01L21/76805 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A multilayer wire formation method is provided to minimize a contact resistance of via holes by removing a recess and a shadow point generated in the via hole using double anti-reflection layers. CONSTITUTION: A method comprises the steps of forming a first conductive layer(104) and a second conductive layer(106) on a semiconductor substrate(100) having a first interlayer dielectric(102); forming double anti-reflection layers(108) composed of Ti(108a)/TiN(108b) on the second conductive layer using a sputter having a collimator so as to remove diffused reflection on the surface of the second conductive layer; forming a first metal wire(106a) by etching the anti-reflection layers(108) and the second and first conductive layers; forming a second interlayer dielectric(110) on the resultant structure; and forming a via hole(h) by selective etching the second interlayer dielectric(110) and the anti-reflection layers(108), wherein the second interlayer dielectric(110) has a vertical profile and the anti-reflection layers(108) have a tapered profile.

Abstract translation: 目的：提供多层线形成方法，通过使用双抗反射层去除通孔中产生的凹陷和阴影点来最小化通孔的接触电阻。 构成：一种方法包括在具有第一层间电介质（102）的半导体衬底（100）上形成第一导电层（104）和第二导电层（106）的步骤; 使用具有准直器的溅射在第二导电层上形成由Ti（108a）/ TiN（108b）构成的双重防反射层（108），以消除第二导电层的表面上的扩散反射; 通过蚀刻抗反射层（108）和第二和第一导电层形成第一金属线（106a）; 在所得结构上形成第二层间电介质（110）; 以及通过选择性蚀刻所述第二层间电介质（110）和所述防反射层（108）形成通孔（h），其中所述第二层间电介质（110）具有垂直分布，并且所述防反射层（108）具有 锥形轮廓。

公开(公告)号：KR1019990009772A

公开(公告)日：1999-02-05

申请号：KR1019970032270

申请日：1997-07-11

Applicant: 삼성전자주식회사

Inventor： 조찬형 ,  조영민

IPC: H01L21/205

Abstract: 본 발명은 화학기상증착장비의 써셉터(susceptor)를 개시한다. 본 발명은 외부의 진공소오스로부터 반도체웨이퍼를 부착(holding)하기 위한 진공압을 받아들이는 진공홀, 및 상기 진공홀로부터 전달받은 진공압의 통로 역할을 하며, 십자형 홈과 다수의 동심원상의 홈이 결합된 모양의 진공라인을 구비하는 화학기상증착장비의 써셉터이 있어서, 상기 진공라인중 가장 바깥쪽에 위치하는 동심원상의 홈의 지름이 180 ㎜ ∼ 280 ㎜ 인 것을 특징으로 하는 화학기상증착장비의 써셉터를 제공한다. 본 발명은 또한, 반도체웨이퍼를 부착(holding)하기 위한 진공압의 통로 역할을 하기 위하여 동심원상의 홈 형태로 배열된 다수의 원형 진공라인, 및 외부의 진공소오스로부터 진공압을 받아들이기 위하여, 상기 각 동심원상의 홈과 상기 동심원의 중심에 형성된 진공홀을 포함하는 것을 특징으로 하는 화학기상증착장비의 써셉터를 제공한다.

公开(公告)号：KR100499158B1

公开(公告)日：2005-07-01

申请号：KR1020030012788

申请日：2003-02-28

Applicant: 삼성전자주식회사

Inventor： 조찬형 ,  박승규

IPC: H01L29/78

CPC classification number: H01L29/6656 ,  H01L21/26506 ,  H01L21/26586 ,  H01L21/28052 ,  H01L21/28114 ,  H01L29/42376 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: 상부면적이 확장된 확장형 게이트 및 이를 구비하는 반도체 소자 및 이의 제조방법이 개시된다. 확장형 게이트를 구비하는 반도체 소자를 제조하기 위해 먼저 반도체 기판상에 게이트 폴리를 형성한 후, 기판의 전면에 절연막을 증착한다. 이어서, 절연막의 상부면이 게이트 패턴의 상부면 이하에 위치하도록 제거한다. 기판의 전면에 폴리실리콘으로 형성되는 도전막을 형성한 후, 이방성 식각에 의해 제거함으로써 게이트 폴리의 상부에 폴리실리콘으로 형성되는 스페이서를 형성한다. 스페이서를 마스크로 사용하여 절연막을 제거함으로써 스페이서의 하부에서 게이트 폴리의 하부 측부에 위치하는 기생 커패시터 조절부재를 형성한다. 상기 스페이서, 게이트 폴리, 기생 커패시터 조절부재를 마스크로 하여 저농도 소스/드레인 영역을 형성한다. 기판의 전면에 질화막을 형성한 후, 질화막 스페이서를 형성하고 질화막 스페이서를 마스크로 사용하여 고농도 소스/드레인 영역을 형성한다. 따라서, 게이트 폴리와 실리사이드 막과의 접촉면적을 증가시킬 수 있으며, 게이트 폴리와 기판 사이에 형성되는 기생 커패시턴스를 효과적으로 제어할 수 있다.

公开(公告)号：KR100422467B1

公开(公告)日：2004-03-12

申请号：KR1020010025076

申请日：2001-05-09

Applicant: 삼성전자주식회사

Inventor： 최철환 ,  김용갑 ,  조찬형

IPC: H01L21/00

Abstract: PURPOSE: Semiconductor device manufacturing equipment is provided to install a plurality of semiconductor fabrication apparatuses within a limited area by reducing an occupied area of various fabrication apparatuses within a production line. CONSTITUTION: A plurality of chambers are formed with a plurality of process chambers(32a), a plurality of load lock chambers(34a), and a plurality of auxiliary chambers. A transfer chamber(30a) has a robot device(Ra) for transferring a wafer(W). The process chamber(32a), the load lock chamber(34a), and the auxiliary chamber are selectively connected with the transfer chamber(30a). The process chamber(32a), the load lock chamber(34a), and the auxiliary chamber are vertically arrayed on the basis of the transfer chamber(30a). Various units(38a) such as vacuum lines and gas supply lines connected with each chamber are arrayed to the vertical direction.

Abstract translation: 目的：提供半导体器件制造设备，通过减少生产线内各种制造设备的占用面积，在有限的区域内安装多个半导体制造设备。 构成：多个室形成有多个处理室（32a），多个负载锁定室（34a）和多个辅助室。 传送室（30a）具有用于传送晶片（W）的机器人装置（Ra）。 处理室（32a），负载锁定室（34a）和辅助室选择性地与传送室（30a）连接。 处理室（32a），负载锁定室（34a）和辅助室基于传送室（30a）垂直排列。 与各腔室连接的各种单元（38a），例如真空管线和供气管线沿垂直方向排列。

公开(公告)号：KR100397889B1

公开(公告)日：2003-09-19

申请号：KR1020010002814

申请日：2001-01-18

Applicant: 삼성전자주식회사

Inventor： 최철환 ,  전진호 ,  김용갑 ,  이종승 ,  이민우 ,  김경태 ,  조찬형

IPC: H01L21/02

CPC classification number: C23C16/4408 ,  C23C16/42 ,  C23C16/45561 ,  F17D1/04

Abstract: A residual gas removing device for a gas supply apparatus in a semiconductor fabricating facility, includes a low stress valve disposed between a mass flow controller and a chamber. The low stress valve alternately supplies or cuts off a gas from the mass flow controller to the chamber. A WF6 gas removing apparatus is in flow communication with a gas inlet line of the low stress valve to remove a residual WF6 gas in the gas inlet line, before proceeding with a subsequent deposition step.

Abstract translation: 用于半导体制造设备中的气体供应设备的残留气体去除装置包括设置在质量流量控制器和腔室之间的低应力阀。 低应力阀交替地将来自质量流量控制器的气体供应或切断至腔室。 在进行随后的沉积步骤之前，WF6气体去除装置与低应力阀的气体入口管线流动连通以去除气体入口管线中的残留WF6气体。

公开(公告)号：KR1020010073747A

公开(公告)日：2001-08-03

申请号：KR1020000002575

申请日：2000-01-20

Applicant: 삼성전자주식회사

Inventor： 조찬형 ,  최철환

IPC: H01L21/24

Abstract: PURPOSE: An apparatus for depositing a tungsten silicide is provided to completely eliminate unnecessary tungsten silicide attached on a shower head, and deposit a tungsten silicide of the same thickness on a surface of a wafer. CONSTITUTION: A shower head(100) has a gas outlet on a lower surface thereof to deposit a tungsten silicide film. A wafer(104) is interposed between the shower head (100) and a susceptor(102). A gas(106) discharged from the shower head(100) is WF6 and SiH4. The tungsten silicide film is deposited on a surface of the wafer(104) by reaction of the gases. Here, in the shower head(100), an edge portion where the gas is discharged is curved. The gas outlet is curve in the portion according to a shape of the shower head(100). After the tungsten silicide film is deposited on the wafer surface by using a tungsten silicide deposition apparatus, a radio frequency is applied between the shower head(100) and the susceptor(102), so as to generate plasma. Because of the plasma generated between the shower head(100) and the susceptor(102), the tungsten silicide on the lower surface of the shower head(100) is removed.

Abstract translation: 目的：提供一种用于沉积硅化钨的装置，以完全消除附着在淋浴喷头上的不必要的硅化钨，并在硅片的表面上沉积相同厚度的硅化钨。 构成：淋浴头（100）在其下表面具有气体出口以沉积硅化钨膜。 晶片（104）插入淋浴喷头（100）和基座（102）之间。 从淋浴头（100）排出的气体（106）是WF6和SiH4。 通过气体的反应将硅化钨膜沉积在晶片（104）的表面上。 这里，在喷头（100）中，排出气体的边缘部分是弯曲的。 气体出口根据喷头（100）的形状在该部分中曲线。 在通过使用硅化钨沉积装置将硅化钨膜沉积在晶片表面上之后，在喷头（100）和基座（102）之间施加射频，以产生等离子体。 由于在喷头（100）和基座（102）之间产生的等离子体，去除淋浴头（100）下表面上的硅化钨。