公开(公告)号：KR101438136B1

公开(公告)日：2014-09-05

申请号：KR1020070134337

申请日：2007-12-20

Applicant: 삼성전자주식회사

Inventor： 최성곤 ,  전희석

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0847 ,  H01L21/76895 ,  H01L29/0692 ,  H01L29/402 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7831 ,  H01L29/7833 ,  H01L29/7835

Abstract: 고전압 트랜지스터가 제공된다.상기 고전압 트랜지스터는 활성 영역이 정의된 기판을 포함한다. 상기 활성 영역 내에 제 1 불순물 영역 및 제 2 불순물 영역이 위치하고, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 활성 영역에 제 3 불순물 영역이 위치한다. 상기 제 1 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 활성 영역 상에 제 1 게이트 전극이 위치하고, 상기 제 2 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 활성 영역 상에 제 2 게이트 전극이 위치한다.
고전압 트랜지스터, 항복 전압

公开(公告)号：KR100784870B1

公开(公告)日：2007-12-14

申请号：KR1020060066526

申请日：2006-07-14

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  한정욱 ,  전희석 ,  최성곤 ,  서보영 ,  전창민 ,  류지도

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11524 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/66825 ,  H01L21/28273

Abstract: An EEPROM device and a fabricating method thereof are provided to increase a breakdown voltage by forming a source region in a graded structure, thereby suppressing punch-through. An EEPROM cell is disposed on a semiconductor substrate(50), and has a memory transistor and a selection transistor. A source region(84) and a drain region(64) are formed on the substrate at both sides of the EEPROM cell. A floating region(66) is interposed between the memory transistor and the selection transistor. The source region has a first doped region(64), a second doped region(74) and a third doped region(82). The first doped region encloses a bottom surface and side of the second doped region, and the second doped region encloses a bottom surface and side of the third doped region.

Abstract translation: 提供一种EEPROM器件及其制造方法，通过形成分级结构的源极区域来增加击穿电压，从而抑制穿通。 EEPROM单元设置在半导体衬底（50）上，并具有存储晶体管和选择晶体管。 在EEPROM单元的两侧的基板上形成源区（84）和漏区（64）。 在存储晶体管和选择晶体管之间插入浮动区域（66）。 源区具有第一掺杂区（64），第二掺杂区（74）和第三掺杂区（82）。 第一掺杂区域包围第二掺杂区域的底表面和侧面，并且第二掺杂区域包围第三掺杂区域的底表面和侧面。

公开(公告)号：KR1020060071014A

公开(公告)日：2006-06-26

申请号：KR1020040109905

申请日：2004-12-21

Applicant: 삼성전자주식회사

Inventor： 윤필상 ,  김택희 ,  이성원 ,  최성곤

IPC: G02F1/1335

CPC classification number: G02F1/133553 ,  G02F1/136227

Abstract: 제품의 수율을 향상시키기 위한 액정표시장치를 개시한다. 액정표시장치는 화소전극 상면에 구비되는 제1 반사전극을 포함한다. 제1 반사전극은 화소전극과 수소환원전위가 유사한 질화 금속으로 이루어진다. 이에 따라, 제1 반사전극은 제1 반사전극과 화소전극과의 사이로 전해질이 유입되더라도 부식이 발생하는 것을 방지할 수 있으므로, 제품의 수율을 향상시킬 수 있다.
반사전극, 부식, 환원전위

公开(公告)号：KR1020060058552A

公开(公告)日：2006-05-30

申请号：KR1020040097631

申请日：2004-11-25

Applicant: 삼성전자주식회사

Inventor： 김택희 ,  윤필상 ,  이성원 ,  최성곤

IPC: G02F1/136

CPC classification number: H01L27/124 ,  G02F1/136286 ,  G02F2001/136295

Abstract: 니켈-카본-알루미늄합금의 손상을 방지하기 위한 금속 배선 형성방법과, 이를 구비한 어레이 기판 및 이의 제조 방법과, 이를 구비한 표시 패널이 개시되어 있다. 상기 금속 배선 형성방법은 기판 상에 니켈-카본-알루미늄합금층을 형성하는 단계와 상기 니켈-카본-알루미늄합금층 상에 포토레지스트 현상액으로부터 상기 니켈-카본-알루미늄합금층의 부식을 방지하는 질화금속막을 형성하는 단계와 포토레지스트 패턴에 노출된 질화금속막 및 니켈-카본-알루미늄합금층을 패터닝하는 단계를 포함한다. 이에 따라, 니켈-카본-알루미늄합금배선을 액정표시장치의 양산 공정에 적용할 수 있다.

公开(公告)号：KR1020090066676A

公开(公告)日：2009-06-24

申请号：KR1020070134337

申请日：2007-12-20

Applicant: 삼성전자주식회사

Inventor： 최성곤 ,  전희석

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0847 ,  H01L21/76895 ,  H01L29/0692 ,  H01L29/402 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7831 ,  H01L29/7833 ,  H01L29/7835 ,  H01L29/4983 ,  H01L29/6659

Abstract: A high voltage transistor is provided to improve reliability and operational characteristics by forming a silicide layer on source/drain regions. A high voltage transistor includes a substrate(110), a first impurity region(121), a second impurity region(124), a third impurity region, a first gate electrode(151), and a second gate electrode(152). An active region(116) is defined on the substrate. The first impurity region and the second impurity region are positioned within the active region. The third impurity region is positioned between the first and second impurity regions. The first gate electrode is positioned on the active region between the first and third impurity regions. The second gate electrode is positioned on the active area between the second and third impurity regions.

Abstract translation: 提供高压晶体管以通过在源极/漏极区域上形成硅化物层来提高可靠性和操作特性。 高电压晶体管包括衬底（110），第一杂质区（121），第二杂质区（124），第三杂质区，第一栅电极（151）和第二栅电极（152）。 在衬底上限定有源区（116）。 第一杂质区和第二杂质区位于有源区内。 第三杂质区位于第一和第二杂质区之间。 第一栅电极位于第一和第三杂质区之间的有源区上。 第二栅电极位于第二和第三杂质区之间的有源区上。

公开(公告)号：KR100851546B1

公开(公告)日：2008-08-11

申请号：KR1020060092508

申请日：2006-09-22

Applicant: 삼성전자주식회사

Inventor： 전창민 ,  전희석 ,  유현기 ,  최성곤 ,  서보영 ,  류지도

IPC: G11C16/04 ,  G11C16/24

CPC classification number: G11C16/0433 ,  H01L27/115 ,  H01L27/11524

Abstract: 비휘발성 기억 장치 및 그 동작 방법을 제공한다. 이 장치는 n번째 비트라인에 연결된 제 1 트랜지스터와 n+1번째 비트라인에 연결된 제 2 트랜지스터를 포함한다. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n번째 비트라인과 n+1번째 비트라인 사이에 직렬로 연결된다. 기억 셀의 소오스 영역과 드레인 영역의 구조가 동일하거나 유사한 2 트랜지스터 1비트 단위 셀을 가지는 비휘발성 기억 장치를 형성할 수 있다. 또한, 2 트랜지스터 2비트 단위 셀을 가질 수 있기 때문에 저장 용량이 2배로 증가될 수 있다.
비휘발성, 이이피롬, 2비트

公开(公告)号：KR100757326B1

公开(公告)日：2007-09-11

申请号：KR1020060099600

申请日：2006-10-13

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  한정욱 ,  전희석 ,  최성곤 ,  서보영 ,  전창민 ,  류지도

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L21/823493

Abstract: A non-volatile memory device and a method for fabricating and operating the same are provided to prevent bad operation due to decrease of on current by forming a depletion channel region in a memory transistor. A sensing line(132) and a word line(130) are formed on a substrate(100), and has a tunnel oxide layer(114), a first conductive layer pattern(116a), a dielectric layer pattern(118a) and a second conductive layer pattern(120a). A depletion channel region(112) is formed under a surface of the substrate which is opposite to a bottom surface of the sensing line. An impurity region(140) is formed under the surface of the substrate which is partially by the sensing line and the word line.

Abstract translation: 提供一种非易失性存储器件及其制造和操作方法，以通过在存储晶体管中形成耗尽沟道区域来防止由于导通电流的降低导致的不良操作。 感测线（132）和字线（130）形成在基板（100）上，并且具有隧道氧化物层（114），第一导电层图案（116a），电介质层图案（118a）和 第二导电层图案（120a）。 在衬底的与感测线的底表面相对的表面下方形成耗尽沟道区（112）。 在衬底的表面下部分地由感测线和字线形成杂质区（140）。

公开(公告)号：KR1020080074573A

公开(公告)日：2008-08-13

申请号：KR1020070013878

申请日：2007-02-09

Applicant: 삼성전자주식회사

Inventor： 류지도 ,  서보영 ,  전희석 ,  유현기 ,  최성곤 ,  전창민 ,  정용석

IPC: H01L27/115

CPC classification number: H01L27/2436 ,  H01L21/28273 ,  H01L27/2463

Abstract: A method for manufacturing a mask ROM(Read-Only-Memory) having a short channel in an on-cell region and a mask ROM manufactured by the same are provided to improve leakage current characteristic of a mask ROM device by preventing a lattice damage of a gate electrode and an interface damage. An isolation layer defining an active region is formed on a semiconductor substrate. The active region has OFF and ON active regions(102a). An OFF gate electrode(114a) having a first width is formed on the OFF active region. A gate electrode having a second width is formed on the ON active region. Before the isolation layer is formed, p-type impurity is ion-implanted to the semiconductor substrate. OFF and ON channel regions formed respectively on lower portions of the OFF and ON electrodes have same densities. Before the OFF and ON gate electrodes are formed, a gate dielectric is formed.

Abstract translation: 提供一种用于制造在单元格区域中具有短通道的掩模ROM（只读存储器）和由其制造的掩模ROM的方法，以通过防止掩模ROM器件的晶格损伤来改善掩模ROM器件的漏电流特性 栅电极和界面损坏。 在半导体衬底上形成限定有源区的隔离层。 有源区域具有OFF和ON有效区域（102a）。 在OFF有源区域上形成具有第一宽度的OFF栅电极（114a）。 具有第二宽度的栅电极形成在ON有源区上。 在形成隔离层之前，将p型杂质离子注入到半导体衬底中。 OFF和ON电极分别形成在OFF和ON电极的下部的ON和OFF通道区域具有相同的密度。 在形成OFF和ON栅电极之前，形成栅极电介质。

公开(公告)号：KR1020080027423A

公开(公告)日：2008-03-27

申请号：KR1020060092508

申请日：2006-09-22

Applicant: 삼성전자주식회사

Inventor： 전창민 ,  전희석 ,  유현기 ,  최성곤 ,  서보영 ,  류지도

IPC: G11C16/04 ,  G11C16/24

CPC classification number: G11C16/0433 ,  H01L27/115 ,  H01L27/11524 ,  G11C5/063 ,  G11C16/24

Abstract: A nonvolatile memory device and a method of operating the same are provided to have similar or equal structure of a source region and a drain region, by solving the problem of the increase of resistance toward a common source region or a leakage current. A first transistor is connected to an n-th bit line. A second transistor is connected to an (n+1)th bit line. The first transistor and the second transistor are serially connected between the n-th bit line and the (n+1)th bit line. At least one of the first transistor and the second transistor is a memory cell transistor. A first gate line is connected to a gate electrode of the first transistor. A second gate line is connected to a gate electrode of the second transistor. The first gate line and the second gate line cross with the first bit line and the second bit line.

Abstract translation: 通过解决向公共源极区域的电阻增加或泄漏电流的问题，提供非易失性存储器件及其操作方法以具有源极区域和漏极区域的相似或相等的结构。 第一晶体管连接到第n位线。 第二晶体管连接到第（n + 1）位线。 第一晶体管和第二晶体管串联连接在第n位线和第（n + 1）位线之间。 第一晶体管和第二晶体管中的至少一个是存储单元晶体管。 第一栅极线连接到第一晶体管的栅电极。 第二栅极线连接到第二晶体管的栅电极。 第一栅极线和第二栅极线与第一位线和第二位线交叉。

公开(公告)号：KR100746292B1

公开(公告)日：2007-08-03

申请号：KR1020060062626

申请日：2006-07-04

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  류지도 ,  서보영 ,  전창민 ,  전희석 ,  최성곤 ,  한정욱

IPC: G11C16/12

Abstract: A non-volatile memory device is provided to reduce the possibility of read error while increasing a read speed, by improving on-cell current characteristics of an EEPROM memory cell. A memory cell block(MCB1,MCB2) has a number of memory cells(MC) including a memory transistor(T1) comprising a floating gate and a control gate and connected to a local bit line and a selection transistor(T2) serially connected to the memory transistor and connected to a source line. A first switching block connects a global bit line to the local bit line selectively. A second switching block controls memory cells in the memory cell block. The first switching block comprises at least two switching devices connected between the global bit line and the local bit line in parallel.

Abstract translation: 提供非易失性存储器件以通过提高EEPROM存储器单元的导通单元电流特性来降低读取错误的可能性同时增加读取速度。 存储器单元块（MCB1，MCB2）具有多个存储器单元（MC），所述存储器单元包括包含浮动栅极和控制栅极并连接到本地位线的存储器晶体管（T1）以及串联连接到 存储晶体管并连接到源极线。 第一开关块选择性地将全局位线连接到本地位线。 第二开关块控制存储单元块中的存储单元。 第一开关块包括并联连接在全局位线和局部位线之间的至少两个开关器件。