公开(公告)号：KR1020140146711A

公开(公告)日：2014-12-29

申请号：KR1020130069200

申请日：2013-06-17

Applicant: 삼성전자주식회사

Inventor： 조민희 ,  야마다사토루 ,  신상호 ,  이성삼

IPC: G11C11/401 ,  G11C11/4063 ,  G11C11/406

CPC classification number: G11C11/40626 ,  G11C7/04 ,  G11C16/3418 ,  H01L2224/16225 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012

Abstract: Provided is a semiconductor memory device according to the concept of the present invention. The semiconductor memory device includes a memory unit, a temperature information obtaining unit, a temperature estimating unit, and first and second sub region control units. The memory unit includes a first memory sub region which includes a first memory cell and a second memory sub region which includes a second memory cell. The temperature information obtaining unit obtains temperature information. The temperature estimating unit estimates a first temperature of the first memory sub region and a second temperature of the second memory sub region based on the temperature information. The first sub region control unit controls the first memory sub region based on the first temperature. The second sub region control unit controls the second memory sub region based on the second temperature.

Abstract translation: 提供了根据本发明的概念的半导体存储器件。 半导体存储器件包括存储器单元，温度信息获取单元，温度估计单元以及第一和第二子区域控制单元。 存储单元包括第一存储器子区域，其包括第一存储器单元和包括第二存储器单元的第二存储器子区域。 温度信息获取单元获得温度信息。 温度估计单元基于温度信息估计第一存储器子区域的第一温度和第二存储器子区域的第二温度。 第一子区域控制单元基于第一温度来控制第一存储器子区域。 第二子区域控制单元基于第二温度来控制第二存储器子区域。

公开(公告)号：KR1020120019877A

公开(公告)日：2012-03-07

申请号：KR1020100083448

申请日：2010-08-27

Applicant: 삼성전자주식회사

Inventor： 임준희 ,  야마다사토루 ,  홍성덕

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/10894 ,  H01L21/76264 ,  H01L21/823481 ,  H01L21/76897

Abstract: PURPOSE: A semiconductor device which includes a low resistance region under a device separation film is provided to easily transfer a back bias to an active region by arranging a low resistance region which includes an impurity ion of the same conductivity type as the active region under the device separation film. CONSTITUTION: An adhesive film(27) is arranged on a substrate(31). A wiring layer(25) is arranged on the adhesive film. A buried well(21) which includes first conductivity type impurity ions is arranged on the wiring layer. First and second active regions(15A,15B) which include second conductivity type impurity ions are arranged on the buried well. A device separation film(37) is arranged between the first and second active regions. A low resistance region(39) is arranged between the device separation film and the wiring layer.

Abstract translation: 目的：提供一种在器件分离膜下方包括低电阻区域的半导体器件，以通过布置低电阻区域来容易地将反偏压传递到有源区域，该低电阻区域包括与下面所示的有源区域相同的导电类型的杂质离子 器件分离膜。 构成：粘合膜（27）布置在基底（31）上。 布线层（25）布置在粘合膜上。 包括第一导电型杂质离子的掩埋阱（21）布置在布线层上。 包括第二导电类型的杂质离子的第一和第二有源区（15A，15B）被布置在掩埋阱上。 器件分离膜（37）布置在第一和第二有源区之间。 在器件分离膜和布线层之间布置有低电阻区域（39）。

公开(公告)号：KR100828030B1

公开(公告)日：2008-05-08

申请号：KR1020060103789

申请日：2006-10-25

Applicant: 삼성전자주식회사

Inventor： 야마다사토루 ,  전창훈 ,  한상연 ,  박종만 ,  손시옥

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/41791 ,  H01L29/66795 ,  H01L2029/7858

Abstract: 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에서, 반도체 소자는 돌출부를 갖는 실리콘 기판과, 상기 돌출된 부위의 실리콘 기판 상에 구비되고, 내부에 절연막 패턴들을 포함하는 액티브 패턴과, 상기 액티브 패턴 사이의 공간을 부분적으로 매립하고, 상기 절연막 패턴 사이에 위치하는 액티브 패턴의 측벽을 노출시키는 개구를 포함하는 소자 분리막 패턴과, 상기 개구 내부 및 상기 노출된 액티브 패턴 상부에 구비되는 게이트 전극과, 상기 게이트 전극 양측의 액티브 패턴에 형성되는 불순물 영역과, 상기 액티브 패턴 및 게이트 전극을 덮는 층간 절연막 및 상기 게이트 전극 양측의 층간 절연막 및 액티브 패턴을 관통하고 상기 불순물 영역과 접속하는 콘택 플러그를 포함한다. 상기 반도체 소자에 포함된 핀 전계 효과 트랜지스터는 전기적 특성이 매우 우수하다.

公开(公告)号：KR102222538B1

公开(公告)日：2021-03-05

申请号：KR1020170045150

申请日：2017-04-07

Applicant: 삼성전자주식회사

Inventor： 한승욱 ,  김택용 ,  야마다사토루 ,  임준희 ,  허기재

IPC: H01L27/092 ,  H01L21/8238

Abstract: 반도체장치가제공된다. 상기반도체장치는기판상에제1 방향으로연장되고, 상기제1 방향과교차하는제2 방향으로서로이격되는제1 및제2 액티브영역으로서, 상기제1 및제2 액티브영역은상기제2 방향으로서로완전히오버랩되도록배열된제1 및제2 액티브영역, 상기기판상에상기제1 방향으로연장되고, 상기제1 액티브영역과상기제2 방향으로이격되는제3 액티브영역으로서, 상기제1 액티브영역은상기제2 방향으로상기제2 및제3 액티브영역사이에위치하고, 상기제1 및제3 액티브영역은상기제2 방향으로일부분만오버랩되도록배열된제3 액티브영역, 상기제1 내지제3 액티브영역을정의하는소자분리막으로서, 상기소자분리막은제1 및제2 액티브영역사이에위치하는제1 소자분리막과, 상기제2 및제3 액티브영역사이에위치하는제2 소자분리막을포함하고, 상기제1 소자분리막의상기제2 방향의폭은상기제2 소자분리막의상기제2 방향의폭보다작은소자분리막및 상기제1 내지제3 액티브영역상에형성되고, 상기제2 방향으로연장되는게이트구조체를포함한다.

公开(公告)号：KR101883378B1

公开(公告)日：2018-07-30

申请号：KR1020120042177

申请日：2012-04-23

Applicant: 삼성전자주식회사

Inventor： 채교석 ,  야마다사토루

IPC: G11C7/10 ,  G11C7/12 ,  G11C11/4096 ,  G11C11/4094

CPC classification number: H01L29/7816 ,  G11C7/00 ,  G11C11/4094 ,  G11C11/4096 ,  G11C2207/005

Abstract: 동작특성이개선된반도체메모리장치가개시된다. 이를위해본 발명은, 메모리셀과연결된비트라인, 쓰기동작동안메모리셀에데이터신호를입력하고, 읽기동작동안메모리셀에저장된데이터신호를출력하도록구성된입출력라인, 및비트라인과연결된제1 소스/드레인및 입출력라인과연결된제2 소스/드레인을포함하는컬럼선택트랜지스터를포함하고, 제1 소스/드레인과제2 소스/드레인은비대칭저항을갖는것을특징으로하는반도체메모리장치를제공한다.

公开(公告)号：KR1020160106383A

公开(公告)日：2016-09-12

申请号：KR1020150029219

申请日：2015-03-02

Applicant: 삼성전자주식회사

Inventor： 조은애 ,  이동진 ,  이지은 ,  정경호 ,  고동수 ,  김용수 ,  유지호 ,  허성 ,  박현 ,  야마다사토루 ,  정문영 ,  김성진 ,  박경수 ,  임한진

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/786

CPC classification number: H01L29/4236 ,  H01L21/28088 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/7813 ,  H01L29/42336 ,  H01L29/7812 ,  H01L29/78606

Abstract: 복수의트렌치를가지는반도체기판, 상기트렌치내에서상기반도체기판의내벽을따라위치하는게이트전극, 그리고상기반도체기판과상기게이트전극사이에위치하는게이트절연막을포함하고, 상기게이트전극은게이트도전체및 상기게이트도전체에분포되어있는금속원소를포함하며, 상기게이트전극의유효일함수는상기게이트도전체의유효일함수보다작은반도체소자및 그제조방법에관한것이다.

Abstract translation: 提供半导体器件及其制造方法。 半导体器件包括具有多个沟槽的半导体衬底，沿沟槽中的半导体衬底的内壁定位的栅电极，以及位于半导体衬底和栅电极之间的栅极绝缘层。 栅极电极包括分配在栅极导体中的栅极导体和金属元件。 栅电极的有效功函数小于栅极导体的有效功函数。 因此，可以确保电气可靠性。

公开(公告)号：KR101623123B1

公开(公告)日：2016-05-23

申请号：KR1020090067466

申请日：2009-07-23

Applicant: 삼성전자주식회사

Inventor： 박종만 ,  야마다사토루

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L21/823437 ,  H01L21/823475

Abstract: 반도체소자및 그제조방법을제공한다. 상기반도체소자는기판상에제공된제1 배선을포함한다. 상기제1 배선은상기기판상에차례로적층된제1 실리콘배선영역및 제1 금속배선영역을포함한다. 상기기판상에차례로적층된제2 실리콘배선영역및 제2 금속배선영역을포함하는제2 배선이제공된다. 상기제2 실리콘배선영역은상기제1 실리콘배선영역보다낮은비저항을갖는다.

Abstract translation: 提供了一种半导体器件及其制造方法。 该半导体器件包括设置在衬底上的第一布线。 第一布线包括顺序地堆叠在板上银基板上的第一硅布线区域和第一金属布线区域。 并且提供包括顺序地堆叠在基板上的第二硅布线区域和第二金属布线区域的第二布线。 而第二硅布线区的电阻率低于第一硅布线区的电阻率。

公开(公告)号：KR1020130107542A

公开(公告)日：2013-10-02

申请号：KR1020120029414

申请日：2012-03-22

Applicant: 삼성전자주식회사

Inventor： 한승욱 ,  이재훈 ,  김준수 ,  야마다사토루 ,  이진성 ,  전남호

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/088 ,  H01L27/108 ,  H01L27/11

Abstract: PURPOSE: A capacitorless memory device is provided to prevent a short channel effect by forming a reading transistor of a vertical structure and a writing transistor. CONSTITUTION: A capacitorless memory cell consists of a bit line, a reading transistor (TR-R1, TR-R2), and a writing transistor (TR-W1, TR-W2). The bit line is formed on a substrate. The reading transistor consists of a first impurity layer, a second impurity layer, and a third impurity layer. The writing transistor consists of a source layer, a body layer, and a drain layer, and a gate line. The source layer is adjacent to the lateral surface of the second impurity layer.

Abstract translation: 目的：通过形成垂直结构的读取晶体管和写入晶体管来提供无电容器的存储器件，以防止短路效应。 构成：无电容存储单元由位线，读取晶体管（TR-R1，TR-R2）和写入晶体管（TR-W1，TR-W2）构成。 位线形成在基板上。 读取晶体管由第一杂质层，第二杂质层和第三杂质层构成。 写入晶体管由源极层，主体层和漏极层以及栅极线构成。 源极层与第二杂质层的侧表面相邻。

公开(公告)号：KR1020120123766A

公开(公告)日：2012-11-12

申请号：KR1020110041295

申请日：2011-05-02

Applicant: 삼성전자주식회사

Inventor： 한승욱 ,  야마다사토루

IPC: H01L29/78 ,  H01L21/762 ,  H01L21/336

CPC classification number: H01L29/4236 ,  H01L21/2652 ,  H01L21/2658 ,  H01L21/76224 ,  H01L29/66621 ,  H01L21/26553 ,  H01L29/66477

Abstract: PURPOSE: A semiconductor device and a manufacturing method are provided to generate a carrier cancellation effect in a domain which is adjacent to each body domain and source and drain by forming a poly silicon film pattern in which impurities of different conductivity type are doped inside a trench. CONSTITUTION: A poly silicon film pattern(109) is formed on a first trench inner wall which defines an active area. An element separation film structure(200) comprises an insulating structure filling up a remaining part of the first trench. The insulating structure comprises a first insulating layer pattern(120b) and a second insulating layer pattern(130) which is successively laminated. A gate structure(170) is formed on the active area of a substrate. A source and drain(180) is formed within the active area which is adjacent to the top of the poly silicon film pattern.

Abstract translation: 目的：提供一种半导体器件和制造方法，通过形成在沟槽内掺杂不同导电类型的杂质的多晶硅图案，在与每个体畴和源极和漏极相邻的区域中产生载流子消除效应 。 构成：多晶硅膜图案（109）形成在限定有源区域的第一沟槽内壁上。 元件分离膜结构（200）包括填充第一沟槽的剩余部分的绝缘结构。 绝缘结构包括依次层压的第一绝缘层图案（120b）和第二绝缘层图案（130）。 栅极结构（170）形成在衬底的有源区上。 源极和漏极（180）形成在与多晶硅膜图案的顶部相邻的有源区域内。

公开(公告)号：KR1020120069405A

公开(公告)日：2012-06-28

申请号：KR1020100130942

申请日：2010-12-20

Applicant: 삼성전자주식회사

Inventor： 안우송 ,  야마다사토루 ,  최영진

IPC: H01L27/112 ,  H01L23/525

CPC classification number: H01L23/5252 ,  H01L27/11206 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: An anti-fuse device, a semiconductor device including the same, and a system are provided to reduce manufacturing costs by decreasing the size of a chip without an additional process. CONSTITUTION: A gate electrode(110) is formed on a semiconductor substrate. A gate insulation layer(130) is arranged between the semiconductor substrate and the gate electrode. Junction areas(120a,120b) are formed on both sides of the semiconductor substrate while interposing the gate electrode. A breakdown preventing material layer(140) is formed between junction areas as the lower side of the gate electrode. The breakdown preventing material layer is made of silicon oxide, silicon nitride, or silicon oxynitride.

Abstract translation: 目的：提供一种反熔丝器件，包括该器件的半导体器件和一个系统，以便通过在没有附加工艺的情况下减小芯片的尺寸来降低制造成本。 构成：在半导体衬底上形成栅电极（110）。 栅极绝缘层（130）设置在半导体衬底和栅电极之间。 结合区域（120a，120b）形成在半导体衬底的两侧，同时插入栅电极。 作为栅电极的下侧，在接合区域之间形成防止破坏的材料层（140）。 防破坏材料层由氧化硅，氮化硅或氮氧化硅制成。